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9DBL0252

更新时间： 2024-02-08 16:00:40
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艾迪悌 - IDT PC
页数 文件大小 规格书
19页 300K
描述
2-output 3.3V PCIe Zero-Delay Buffer

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9DBL0252 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：VFQFPN
包装说明：HVQCCN,针数：24
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.77Samacsys Description：VFQFP-N 4MM X 4MM X 0.9 MM MM- NO LEAD
系列：9DBL输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-XQCC-N24JESD-609代码：e3
长度：4 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：24
实输出次数：4最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE WITH SERIES RESISTOR
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260座面最大高度：1 mm
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：4 mmBase Number Matches：1

9DBL0252 数据手册

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9DBL0242 / 9DBL0252 DATASHEET  
Pin Descriptions  
Pin#  
Pin Name  
Pin Type  
Description  
True clock of differential feedback. The feedback output and  
feedback input are connected internally on this pin. Do not connect  
anything to this pin.  
1
FB_DNC  
DNC  
Complement clock of differential feedback. The feedback output  
and feedback input are connected internally on this pin. Do not  
connect anything to this pin.  
3.3V power for differential input clock (receiver). This VDD should  
be treated as an Analog power rail and filtered appropriately.  
True Input for differential reference clock.  
Complementary Input for differential reference clock.  
Ground pin for digital circuitry  
Data pin for SMBus circuitry, 3.3V tolerant.  
3.3V digital power (dirty power)  
Clock pin of SMBus circuitry, 3.3V tolerant.  
Power supply for outputs,nominal 3.3V.  
No Connection.  
2
3
FB_DNC#  
VDDR3.3  
DNC  
PWR  
4
5
6
7
8
9
CLK_IN  
CLK_IN#  
GNDDIG  
SDATA_3.3  
VDDDIG3.3  
SCLK_3.3  
IN  
IN  
GND  
I/O  
PWR  
IN  
PWR  
N/A  
N/A  
OUT  
OUT  
10 VDDO3.3  
11 NC  
12 NC  
13 DIF0  
14 DIF0#  
No Connection.  
Differential true clock output  
Differential Complementary clock output  
Active low input for enabling DIF pair 0. This pin has an internal pull-  
down.  
15 vOE0#  
IN  
1 =disable outputs, 0 = enable outputs  
3.3V power for the PLL core.  
Differential true clock output  
Differential Complementary clock output  
Active low input for enabling DIF pair 1. This pin has an internal pull-  
down.  
16 VDDA3.3  
17 DIF1  
18 DIF1#  
PWR  
OUT  
OUT  
19 vOE1#  
IN  
1 =disable outputs, 0 = enable outputs  
No Connection.  
20 NC  
N/A  
21 VDDO3.3  
PWR  
Power supply for outputs,nominal 3.3V.  
Input notifies device to sample latched inputs and start up on first  
high assertion. Low enters Power Down Mode, subsequent high  
assertions exit Power Down Mode. This pin has internal pull-up  
resistor.  
22 ^CKPWRGD_PD#  
23 vSADR_tri  
IN  
LATCHED Tri-level latch to select SMBus Address. See SMBus Address  
IN  
Selection Table.  
Trilevel input to select High BW, Bypass or Low BW mode. This  
pin is biased to VDD/2 (Bypass mode) with internal pull up/pull down  
resistors. See PLL Operating Mode Table for Details.  
connect epad to ground.  
LATCHED  
IN  
24 ^vHIBW_BYPM_LOBW#  
25 epad  
GND  
NOTE: DNC indicates Do Not Connect anything to this pin.  
FEBRUARY 8, 2017  
3
2-OUTPUT 3.3V PCIE ZERO-DELAY BUFFER  
1234567...19

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