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9DB401GLFT

更新时间： 2024-02-21 12:32:40
品牌 Logo 应用领域
艾迪悌 - IDT 光电二极管
页数 文件大小 规格书
16页 168K
描述
Clock Driver, PDSO28

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9DB401GLFT 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：TSSOP, TSSOP28,.25Reach Compliance Code：compliant
风险等级：5.84JESD-30 代码：R-PDSO-G28
JESD-609代码：e3湿度敏感等级：1
端子数量：28最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP28,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
电源：3.3 V认证状态：Not Qualified
子类别：Clock Drivers标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
Base Number Matches：1

9DB401GLFT 数据手册

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Integrated  
Circuit  
ICS9DB401  
Systems, Inc.  
Pin Decription When OE_INV = 1  
PIN #  
PIN NAME  
VDD  
SRC_IN  
SRC_IN#  
GND  
VDD  
DIF_1  
DIF_1#  
PIN TYPE  
DESCRIPTION  
1
2
3
4
5
6
7
PWR  
IN  
IN  
PWR  
PWR  
OUT  
OUT  
Power supply, nominal 3.3V  
0.7 V Differential SRC TRUE input  
0.7 V Differential SRC COMPLEMENTARY input  
Ground pin.  
Power supply, nominal 3.3V  
0.7V differential true clock output  
0.7V differential complement clock output  
Active low input for enabling DIF pair 1.  
1 = tri-state outputs, 0 = enable outputs  
0.7V differential true clock output  
0.7V differential complement clock output  
Power supply, nominal 3.3V  
8
OE1#  
IN  
9
10  
11  
DIF_2  
DIF_2#  
VDD  
OUT  
OUT  
PWR  
Input to select Bypass(fan-out) or PLL (ZDB) mode  
0 = Bypass mode, 1= PLL mode  
12  
BYPASS#/PLL  
IN  
13  
14  
SCLK  
SDATA  
IN  
I/O  
Clock pin of SMBus circuitry, 5V tolerant.  
Data pin for SMBus circuitry, 5V tolerant.  
Asynchronous active high input pin used to power down the device. The  
internal clocks are disabled and the VCO is stopped.  
Active high input to stop SRC outputs.  
3.3V input for selecting PLL Band Width  
0 = High, 1= Low  
15  
16  
17  
PD  
IN  
IN  
IN  
SRC_STOP  
HIGH_BW#  
18  
19  
20  
VDD  
DIF_5#  
DIF_5  
PWR  
OUT  
OUT  
Power supply, nominal 3.3V  
0.7V differential complement clock output  
0.7V differential true clock output  
Active low input for enabling DIF pair 6.  
1 = tri-state outputs, 0 = enable outputs  
0.7V differential complement clock output  
0.7V differential true clock output  
21  
OE6#  
IN  
22  
23  
24  
DIF_6#  
DIF_6  
VDD  
OUT  
OUT  
PWR  
Power supply, nominal 3.3V  
This latched input selects the polarity of the OE pins.  
0 = OE pins active high, 1 = OE pins active low (OE#)  
This pin establishes the reference current for the differential current-  
mode output pairs. This pin requires a fixed precision resistor tied to  
ground in order to establish the appropriate current. 475 ohms is the  
standard value.  
25  
OE_INV  
IN  
26  
IREF  
OUT  
27  
28  
GNDA  
VDDA  
PWR  
PWR  
Ground pin for the PLL core.  
3.3V power for the PLL core.  
1014A—08/15/05  
3
1234567...16

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型号 品牌 获取价格 描述 数据表
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