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9DB1904BKLFT

更新时间： 2024-01-13 02:55:49
品牌 Logo 应用领域
艾迪悌 - IDT 时钟驱动器逻辑集成电路PC
页数 文件大小 规格书
18页 172K
描述
19 Output Differential Buffer for PCIe Gen2 and QPI

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9DB1904BKLFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：VFQFPN
包装说明：HVQCCN, LCC72,.39SQ,20针数：72
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.45
系列：9DB输入调节：DIFFERENTIAL
JESD-30 代码：S-PQCC-N72JESD-609代码：e3
长度：10 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：72
实输出次数：19最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装等效代码：LCC72,.39SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.15 ns
座面最大高度：1 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：COMMERCIAL端子面层：Matte Tin (Sn) - annealed
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：10 mmBase Number Matches：1

9DB1904BKLFT 数据手册

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9DB1904B  
19 Output Differential Buffer for PCIe Gen2 and QPI  
Pin Description  
PIN #  
PIN NAME  
PIN TYPE  
DESCRIPTION  
This pin establishes the reference for the differential current-mode output  
pairs. It requires a fixed precision resistor to ground. 475ohm is the standard  
value for 100ohm differential impedance. Other impedances require different  
values. See data sheet.  
1
IREF  
OUT  
2
3
GNDA  
VDDA  
PWR  
PWR  
Ground pin for the PLL core.  
3.3V power for the PLL core.  
3.3V input for selecting PLL Band Width  
0 = High, 1= Low  
Low Threshold Input to select operating frequency.  
See Functionality Table for Definition  
0.7V differential true clock output  
0.7V differential Complementary clock output  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Ground pin.  
Power supply, nominal 3.3V  
0.7V differential true clock output  
0.7V differential Complementary clock output  
0.7V differential true clock output  
0.7V differential Complementary clock output  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Active low input for enabling DIF pairs 0, 1, 2, 3 and 4.  
1 =disable outputs, 0 = enable outputs  
Clock pin of SMBUS circuitry, 5V tolerant  
Data pin of SMBUS circuitry, 5V tolerant  
Active low input for enabling DIF pair 5.  
1 =disable outputs, 0 = enable outputs  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Active low input for enabling DIF pair 6.  
1 =disable outputs, 0 = enable outputs  
0.7V differential true clock output  
4
5
HIGH_BW#  
IN  
IN  
100M_133M#_LV  
6
7
8
DIF_0  
DIF_0#  
DIF_1  
DIF_1#  
GND  
OUT  
OUT  
OUT  
OUT  
PWR  
PWR  
OUT  
OUT  
OUT  
OUT  
OUT  
OUT  
9
10  
11  
12  
13  
14  
15  
16  
17  
VDD  
DIF_2  
DIF_2#  
DIF_3  
DIF_3#  
DIF_4  
DIF_4#  
18  
OE_01234#  
IN  
19  
20  
SMBCLK  
SMBDAT  
IN  
I/O  
21  
OE5#  
IN  
22  
23  
DIF_5  
DIF_5#  
OUT  
OUT  
24  
OE6#  
IN  
25  
26  
27  
28  
DIF_6  
DIF_6#  
VDD  
OUT  
OUT  
PWR  
PWR  
0.7V differential Complementary clock output  
Power supply, nominal 3.3V  
Ground pin.  
GND  
Active low input for enabling DIF pair 7.  
1 =disable outputs, 0 = enable outputs  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Active low input for enabling DIF pair 8.  
1 =disable outputs, 0 = enable outputs  
0.7V differential true clock output  
0.7V differential Complementary clock output  
SMBus address bit 0 (LSB)  
SMBus address bit 1  
29  
OE7#  
IN  
30  
31  
DIF_7  
DIF_7#  
OUT  
OUT  
32  
OE8#  
IN  
33  
34  
35  
36  
DIF_8  
OUT  
OUT  
IN  
DIF_8#  
SMB_A0  
SMB_A1  
IN  
IDT® 19 Output Differential Buffer for PCIe Gen2 and QPI  
1607C—04/19/11  
2
1234567...18

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