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9DB206CL

更新时间： 2024-02-07 04:39:01
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
14页 716K
描述
PLL Based Clock Driver, 9DB Series, 6 True Output(s), 0 Inverted Output(s), PDSO28, 4.40 X 9.70 MM, 0.92 MM HEIGHT, TSSOP-28

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9DB206CL 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：SSOP
包装说明：4.40 X 9.70 MM, 0.92 MM HEIGHT, TSSOP-28针数：28
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.87
系列：9DB输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G28JESD-609代码：e0
长度：9.7 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：28
实输出次数：6最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP28,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：225
电源：3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.11 ns座面最大高度：1.2 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn85Pb15)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：4.4 mm
Base Number Matches：1

9DB206CL 数据手册

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PCI EXPRESS JITTER ATTENUATOR  
ICS9DB206  
GENERAL DESCRIPTION  
Features  
The ICS9DB206 is a high perfromance 1-to-6  
• Six 0.7V current mode differential HCSL output pairs  
• One differential clock input  
ICS  
Differential-to-HCSL Jitter Attenuator designed for  
use in PCI Express™ systems. In some PCI Express  
systems, such as those found in desktop PCs, the  
PCI Express clocks are generated from a low  
bandwidth, high phase noise PLL frequency  
HiPerClockS™  
• CLK and nCLK supports the following input types:  
LVPECL, LVDS, LVHSTL, SSTL, HCSL  
synthesizer. In these systems, a jitter-attenuating device may be  
necessary in order to reduce high frequency random and  
deterministic jitter components from the PLL synthesizer and from  
the system board.The ICS9DB206 has two PLL bandwidth modes.  
In low bandwidth mode, the PLL loop bandwidth is 500kHz. This  
setting offers the best jitter attenuation and is still high enough to  
pass a triangular input spread spectrum profile. In high bandwidth  
mode, the PLL bandwidth is at 1MHz and allows the PLL to pass  
more spread spectrum modulation.  
• Maximum output frequency: 140MHz  
• Input frequency range: 90MHz - 140MHz  
• VCO range: 450MHz - 700MHz  
• Output skew: 110ps (maximum)  
• Cycle-to-Cycle jitter: 110ps (maximum)  
• RMS phase jitter @ 100MHz, (1.5MHz - 22MHz):  
2.42ps (typical)  
For serdes which have x10 reference multipliers instead of x12.5  
multipliers, 5 of the 6 PCI Express outputs (PCIEX1:5) can be  
set for 125MHz instead of 100MHz by configuring the appropriate  
frequency select pins (FS0:1). Output PCIEX0 will always run at  
the reference clock frequency (usually 100MHz) in desktop PC  
PCI Express Applications.  
• 3.3V operating supply  
• 0°C to 70°C ambient operating temperature  
• Available in both standard and lead-free RoHS compliant  
packages  
• Industrial temperature information available upon request  
BLOCK DIAGRAM  
Current  
Set  
IREF  
-
PIN ASSIGNMENT  
+
1 HiZ  
0 Enabled  
1
2
3
4
PLL_BW  
CLK  
nCLK  
28  
27  
26  
25  
VDDA  
GND  
IREF  
FS1  
nOE0  
÷5  
PCIEXT0  
FS0  
nPCIEXC0  
PCIEXT0  
PCIEXC0  
VDD  
PCIEXT5  
PCIEXC5  
VDD  
24  
23  
22  
21  
20  
5
6
7
8
nCLK  
CLK  
Loop  
Filter  
GND  
GND  
PCIEXT1  
nPCIEXC1  
PCIEXT2  
nPCIEXC2  
Phase  
Detector  
0 ÷4  
1 ÷5  
VCO  
PCIEXT1  
PCIEXC1  
PCIEXT2  
PCIEXC2  
VDD  
PCIEXT4  
PCIEXC4  
PCIEXT3  
9
10  
11  
12  
13  
19  
18  
17  
16  
15  
PCIEXC3  
VDD  
nOE1  
÷5  
nOE0  
14  
Internal Feedback  
FS0  
ICS9DB206  
28-Lead TSSOP, 173-MIL  
4.4mm x 9.7mm x 0.92mm body package  
L Package  
PCIEXT3  
nPCIEXC3  
0 ÷5  
1 ÷4  
PCIEXT4  
nPCIEXC4  
Top View  
PCIEXT5  
nPCIEXC5  
ICS9DB206  
28-Lead, 209-MIL SSOP  
5.3mm x 10.2mm x 1.75mm body package  
F Package  
FS1  
1 HiZ  
0 Enabled  
Top View  
nOE1  
IDT™ / ICS™ PCI EXPRESS JITTER ATTENUATOR  
1
ICS9DB206CL REV B JULY 14, 2006  
1234567...14

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