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97ULP877BH

更新时间： 2024-01-15 15:31:37

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艾迪悌 - IDT		驱动逻辑集成电路
页数	文件大小	规格书
15页	252K
描述
CABGA-52, Tray

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97ULP877BH 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	CABGA
包装说明：	VFBGA,	针数：	52
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.5
系列：	97ULP	输入调节：	DIFFERENTIAL
JESD-30 代码：	R-PBGA-B52	JESD-609代码：	e0
长度：	7 mm	逻辑集成电路类型：	CLOCK DRIVER
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	52
实输出次数：	10	最高工作温度：	70 °C
最低工作温度：		输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	VFBGA
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, VERY THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	225	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.04 ns	座面最大高度：	1 mm
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	BALL	端子节距：	0.65 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	20
宽度：	4.5 mm	最小 fmax：	350 MHz
Base Number Matches：	1

97ULP877BH 数据手册

ICS97ULP877B

Timing Requirements

T_A= 0 - 70°C Supply Voltage AVDD, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)

CONDITIONS

PARAMETER

SYMBOL

freq_op

MIN

MAX UNITS

Max clock frequency

370

350

MHz

1.8V+0.1V @ 25°C

Application Frequency

Range

freq_App

d_tin

1.8V+0.1V @ 25°C

160

Input clock duty cycle

CLK stabilization

T_STAB

µs

Switching Characteristics¹

T_A= 0 - 70°C Supply Voltage AVDD, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)

PARAMETER

Output enable time

Output disable time

Period jitter

SYMBOL

t_en

CONDITION

OE to any output

MIN

TYP

4.73

5.82

MAX UNITS

t_dis

t_{jit (per)}

t_jit(hper)

-30

-60

0.5

1.5

Half-period jitter

Input Clock

Output Enable (OE), (OS)

2.5

v/ns

Input slew rate

SLr1(i)

Output clock slew rate

Cycle-to-cycle period jitter

SLr1(o)

t_jit(cc+)

-40

t_jit(cc-)

Dynamic Phase Offset

Static Phase Offset

Output to Output Skew

SSC modulation frequency

SSC clock input frequency

deviation

t_{( )dyn}

-20

-50

t_SPO

t_skew

kHz

30.00

0.00

-0.50

PLL Loop bandwidth (-3 dB

from unity gain)

2.0

MHz

Notes:

1. Switching characteristics guaranteed for application frequency range.

2. Static phase offset shifted by design.

0981B—03/15/05

1...3 4 567 8 9...15

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与97ULP877BH相关器件

型号	品牌	描述	获取价格	数据表
97ULP877BHLF-T	IDT	PLL Based Clock Driver, 97ULP Series, 10 True Output(s), 0 Inverted Output(s), PBGA52, LEA	获取价格
97ULP877BH-T	IDT	PLL Based Clock Driver, 97ULP Series, 10 True Output(s), 0 Inverted Output(s), PBGA52, MO-	获取价格
97ULP877BKLF-T	IDT	PLL Based Clock Driver, 97ULP Series, 10 True Output(s), 0 Inverted Output(s), PQCC40, LEA	获取价格
97ULPA877AHLF	IDT	CABGA-52, Tray	获取价格
97ULPA877AHLF-T	IDT	PLL Based Clock Driver, 97ULP Series, 10 True Output(s), 0 Inverted Output(s), PBGA52, ROH	获取价格
97ULPA877AKLF	IDT	Clock Driver	获取价格