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97SD3240RPMK

更新时间： 2024-01-20 02:17:14

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麦斯威 - MAXWELL		动态存储器
页数	文件大小	规格书
39页	741K
描述
Synchronous DRAM, 32MX40, 6ns, CMOS, STACK, QFP-132

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97SD3240RPMK 技术参数

生命周期：	Obsolete	包装说明：	GQFF, QFL132,1.35SQ,25
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.36	风险等级：	5.7
Is Samacsys：	N	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	6 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	133.33 MHz	I/O 类型：	COMMON
交错的突发长度：	1,2,4,8	JESD-30 代码：	S-XQFP-F132
长度：	34.29 mm	内存密度：	1342177280 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	40
功能数量：	1	端口数量：	1
端子数量：	132	字数：	33554432 words
字数代码：	32000000	工作模式：	SYNCHRONOUS
最高工作温度：	125 °C	最低工作温度：	-55 °C
组织：	32MX40	封装主体材料：	UNSPECIFIED
封装代码：	GQFF	封装等效代码：	QFL132,1.35SQ,25
封装形状：	SQUARE	封装形式：	FLATPACK, GUARD RING
认证状态：	Not Qualified	刷新周期：	8192
反向引出线：	NO	自我刷新：	YES
连续突发长度：	1,2,4,8	最大待机电流：	0.15 A
最小待机电流：	3 V	最大压摆率：	0.575 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	MILITARY
端子形式：	FLAT	端子节距：	0.635 mm
端子位置：	QUAD	总剂量：	100k Rad(Si) V
宽度：	34.29 mm	Base Number Matches：	1

97SD3240RPMK 数据手册

97SD3240

1.25Gb (8-Meg X 40-Bit X 4-Banks) SDRAM

TABLE 4. DC ELECTRICAL CHARACTERISTICS

(V = 3.3V + 0.3V, V Q = 3.3V + 0.3V, T = -55 TO 125°C, UNLESS OTHERWISE SPECIFIED)

P^ARAMETER

SYMBOL

TEST CONDITIONS

SUBGROUPS

MIN

MAX

UNITS

Standby Current in non power down⁶

I_CC2N

I_CC2NS

I_CC3P

CKE, CS = V

t_CK= 12 ns

1, 2, 3

100

Standby Current in non power down⁷

( Input signal stable)

Active standby current in^1,2,4

power down

CKE = V

1, 2, 3

t_CK= 0

CKE = V

t_CK= 12 ns

Active standby current in power down

(input signal stable)^2,5

I_CC3PS

I_CC3N

I_CC3NS

I_CC4

CKE = V

t_CK= 0

Active standby power in non power

down^1,2,6

CKE, CS1-6 = V

150

t_CK= 12 ns

Active standby current in non power

down ( input signal stable)^2,7

Burst Operating Current^1,2,8

CAS Latency = 2

CKE = V

t_CK= 0

t_CK= min

BL = 4

550

725

CAS Latency = 3

Refresh Current³

Self Refresh current⁹

I_CC5

I_CC6

t_RC= min

1, 2, 3

1100

V >V - 0.2V

IH CC

V < 0.2 V

Input Leakage Current - CLK

Input Leakage Current - All Other

Output Leakage Current

Output high voltage

I_LI

0<V <V

1, 2, 3

-3

-5

LI CC

0<V <V

LI CC

I_LO

0<V <V

-1.5

2.4

1.5

LO CC

I_OH= -4mA

Output low voltage

I_OL= 4 mA

0.4

1. I_CC1depends on output load conditions when the device is selected. I_CC1(max) is specified with the output open.

2. One Bank Operation

3. Input signals are changed once per clock.

4. After power down mode, CLK operating current.

5. After power down mode, no CLK operating current.

6. Input signals are changed once per two clocks.

7. Input signals for V_IHor V_ILare fixed.

8. Input signals are changed once per four clocks.

9. After self refresh mode set, self refresh current. Use Self Refresh for temperatures less than 70 °C O^NLY.

02.04.05 Rev 3

All data sheets are subject to change without notice

1 2 345 6 7...39

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