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935155370118

更新时间： 2024-01-21 22:49:46
品牌 Logo 应用领域
恩智浦 - NXP 光电二极管逻辑集成电路触发器
页数 文件大小 规格书
7页 43K
描述
HC/UH SERIES, ASYN NEGATIVE EDGE TRIGGERED 3-BIT UP BINARY COUNTER, PDSO14, PLASTIC, SO-14

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935155370118 技术参数

生命周期：Obsolete包装说明：SOP,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.82其他特性：DIVIDE BY 2 AND DIVIDE BY 8 FUNCTIONS
计数方向：UP系列：HC/UH
JESD-30 代码：R-PDSO-G14JESD-609代码：e4
长度：8.65 mm负载/预设输入：YES
逻辑集成电路类型：BINARY COUNTER工作模式：ASYNCHRONOUS
位数：3功能数量：2
端子数量：14最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE传播延迟（tpd）：370 ns
座面最大高度：1.75 mm最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：NICKEL PALLADIUM GOLD
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL触发器类型：NEGATIVE EDGE
宽度：3.9 mm最小 fmax：24 MHz
Base Number Matches：1

935155370118 数据手册

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Philips Semiconductors  
Product specification  
4-bit binary ripple counter  
74HC/HCT93  
DC CHARACTERISTICS FOR 74HC  
For the DC characteristics see “74HC/HCT/HCU/HCMOS Logic Family Specifications”.  
Output capability: standard  
ICC category: MSI  
AC CHARACTERISTICS FOR 74HC  
GND = 0 V; tr = tf = 6 ns; CL = 50 pF  
Tamb (°C)  
TEST CONDITIONS  
74HC  
SYMBOL PARAMETER  
UNIT  
VCC  
+25  
−40 to +85 −40 to +125  
WAVEFORMS  
(V)  
min. typ. max. min. max. min. max.  
tPHL/ tPLH propagation delay  
CP0 to Q0  
41  
15  
12  
125  
25  
21  
155  
31  
26  
190  
38  
32  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
2.0 Fig.6  
4.5  
6.0  
t
t
t
PHL/ tPLH propagation delay  
CP1 to Q1  
49  
16  
13  
135  
27  
23  
170  
34  
29  
205  
41  
35  
2.0 Fig.6  
4.5  
6.0  
PHL/ tPLH propagation delay  
CP1 to Q2  
61  
22  
18  
185  
37  
31  
230  
46  
39  
280  
56  
48  
2.0 Fig.6  
4.5  
6.0  
PHL/ tPLH propagation delay  
CP1 to Q3  
80  
29  
23  
245  
49  
42  
305  
61  
52  
370  
71  
63  
2.0 Fig.6  
4.5  
6.0  
tPHL  
propagation delay  
MRn to Qn  
50  
18  
14  
155  
31  
26  
195  
39  
33  
235  
47  
40  
2.0 Fig.7  
4.5  
6.0  
tTHL/ tTLH output transition time  
19  
7
6
75  
15  
13  
95  
19  
16  
110  
22  
19  
2.0 Fig.6  
4.5  
6.0  
trem  
removal time  
50  
10  
9
8
3
2
65  
13  
11  
75  
15  
13  
2.0 Fig.7  
4.5  
6.0  
MRn to CP0, CP1  
tW  
pulse width  
CP0, CP1  
80  
16  
14  
14  
5
4
100  
20  
17  
120  
24  
20  
2.0 Fig.6  
4.5  
6.0  
tW  
master reset pulse width 80  
14  
5
4
100  
20  
17  
120  
24  
20  
2.0 Fig.7  
4.5  
6.0  
MRn  
16  
14  
fmax  
maximum clock pulse  
frequency  
CP0, CP1  
6.0  
30  
35  
30  
91  
108  
4.8  
24  
28  
4.0  
20  
24  
MHz 2.0 Fig.6  
4.5  
6.0  
December 1990  
5
1234567

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型号 品牌 描述 获取价格 数据表
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