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9148F-18

更新时间： 2024-02-04 21:55:15
品牌 Logo 应用领域
艾迪悌 - IDT 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
12页 285K
描述
Processor Specific Clock Generator, 100MHz, CMOS, PDSO28, 0.209 INCH, SSOP-28

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9148F-18 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SSOP包装说明：0.209 INCH, SSOP-28
针数：28Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.73JESD-30 代码：R-PDSO-G28
JESD-609代码：e3长度：10.2 mm
湿度敏感等级：1端子数量：28
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：100 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP28,.3
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：2.5/3.3,3.3 V
主时钟/晶体标称频率：14.318 MHz认证状态：Not Qualified
座面最大高度：2 mm子类别：Clock Generators
最大压摆率：100 mA最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn) - annealed
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：5.3 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

9148F-18 数据手册

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ICS9148-18  
Power Management  
Clock Enable Configuration  
CPU_STO-  
P#  
PWR_DW-  
PCI_STOP#  
CPUCLK  
PCICLK  
REF  
Crystal  
VCOs  
N#  
X
0
0
1
1
X
0
1
0
1
0
Low  
Low  
Low  
Low  
Low  
33.3 MHz  
Low  
Stopped  
Running  
Running  
Running  
Running  
Off  
Off  
1
1
1
1
Running  
Running  
Running  
Running  
Running  
Running  
Running  
Running  
100/66.6MHz  
100/66.6MHz 33.3 MHz  
Full clock cycle timing is guaranteed at all times after the system has initially powered up except where noted. During power  
up and power down operations using the PD# pin will not cause clocks of a short or longer pulse than that of the running clock.  
The first clock pulse coming out of a stopped clock condition may be slightly distorted due to clock network charging circuitry.  
Board routing and signal loading may have a large impact on the initial clock distortion also.  
ICS9148-18PowerManagementRequirements  
Latency  
No. of rising edges of free  
running PCICLK  
SIGNAL  
SIGNAL STATE  
CPU_ STOP#  
0 (Disabled)2  
1 (Enabled)1  
0 (Disabled)2  
1
1
1
PCI_STOP#  
PD#  
1 (Enabled)1  
1
1 (Normal  
3ms  
Operation)3  
0 (Power Down)4  
2max  
Notes.  
1. Clock on latency is defined from when the clock enable goes active to when the first valid clock comes out of the device.  
2. Clock off latency is defined from when the clock enable goes inactive to when the last clock is driven low out of the device.  
3. Power up latency is when PD# goes inactive (high) to when the first valid clocks are output by the device.  
4. Power down has controlled clock counts applicable to CPUCLK, PCICLK only.  
The REF and IOAPIC will be stopped independant of these.  
4
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