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8N4S270AG-0000CDI8

更新时间： 2022-02-26 10:44:16

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艾迪悌 - IDT		石英晶振
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21页	216K
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Quad-Frequency Programmable XO

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IDT8N3Q001 REV G Data Sheet

QUAD-FREQUENCY PROGRAMMABLE-XO

Block Diagram with Programming Registers

Output Divider N

PFD

LPF

FemtoClock® NG

VCO

1950-2600MHz

Q

÷P

OSC

÷ N

f_XTAL

Feedback Divider M (25 Bit)

MINT 

MFRAC 

(7 bits)

(18 bits)



Programming Registers

MINT0 MFRAC0

I²C Control

I C:

2 bits 7 bits

18 bits

7 bits

Def:

MINT1 MFRAC1

I C:

2 bits 7 bits

18 bits

7 bits

Def:

MINT2 MFRAC2

Pullup

I C:

2 bits 7 bits

18 bits

7 bits

SCLK

Def:

SDATA

MINT3 MFRAC3

I C:

2 bits 7 bits

18 bits

7 bits

Def:

Pulldown

Pullup

FSEL[1:0]

Def (default): Power-up default register setting for I²C registers

Pn, MINTn, MFRACn and Nn

IDT8N3Q001GCD REVISION A MARCH 6, 2012

1 234 5 6 7...21

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