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843023AGT

更新时间： 2024-01-26 10:19:44

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艾迪悌 - IDT		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
14页	1448K
描述
Clock Generator, 320MHz, PDSO8, 4.40 X 3 MM, 0.925 MM HEIGHT, MO-153, TSSOP-8

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843023AGT 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	TSSOP
包装说明：	TSSOP, TSSOP8,.25	针数：	8
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.91
JESD-30 代码：	R-PDSO-G8	JESD-609代码：	e0
长度：	4.4 mm	湿度敏感等级：	1
端子数量：	8	最高工作温度：	70 °C
最低工作温度：		最大输出时钟频率：	320 MHz
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP8,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	240
电源：	3.3 V	主时钟/晶体标称频率：	32 MHz
认证状态：	Not Qualified	座面最大高度：	1.2 mm
子类别：	Clock Generators	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	20
宽度：	3 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

843023AGT 数据手册

ICS843023

FEMTOCLOCKS™ CRYSTAL-TO-3.3V LVPECL CLOCK GENERATOR

APPLICATION INFORMATION

CRYSTAL INPUT INTERFACE

The ICS843023 has been characterized with 18pF parallel

resonant crystals. The capacitor values, C1 and C2, shown in

Figure 1 below were determined using a 25MHz, 18pF parallel

resonant crystal and were chosen to minimize the ppm error.

The optimum C1 and C2 values can be slightly adjusted for

different board layouts.

XTAL_OUT

XTAL_IN

33p

18pF Parallel Crystal

27p

FIGURE 1. CRYSTAL INPUt INTERFACE

LVCMOS TO XTAL INTERFACE

impedance of the driver (Ro) plus the series resistance (Rs) equals

the transmission line impedance. In addition, matched termination

at the crystal input will attenuate the signal in half. This can be

done in one of two ways. First, R1 and R2 in parallel should equal

the transmission line impedance. For most 50Ω applications, R1

and R2 can be 100Ω.This can also be accomplished by removing

R1 and making R2 50Ω.

The XTAL_IN input can accept a single-ended LVCMOS signal

through an AC coupling capacitor. A general interface diagram is

shown in Figure 2 The XTAL_OUT pin can be left floating. The

input edge rate can be as slow as 10ns. For LVCMOS inputs, it is

recommended that the amplitude be reduced from full swing to

half swing in order to prevent signal interference with the power

rail and to reduce noise.This configuration requires that the output

VDD

.1uf

Zo = 50

XTAL_IN

Zo = Ro + Rs

XTAL_OU T

FIGURE 2. GENERAL DIAGRAM FOR LVCMOS DRIVER TO XTAL INPUT INTERFACE

IDT^™/ ICS^™3.3V LVPECL CLOCK GENERATOR

ICS843023AG REV. A OCTOBER 23, 2008

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