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841654AGI

更新时间： 2024-02-19 19:16:17

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艾迪悌 - IDT		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
17页	333K
描述
Clock Generator, 125MHz, PDSO28, 6.10 X 9.70 MM, 0.92 MM HEIGHT, MO-153, TSSOP-24

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841654AGI 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	TSSOP
包装说明：	TSSOP, TSSOP28,.3	针数：	28
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.25
JESD-30 代码：	R-PDSO-G28	JESD-609代码：	e0
长度：	9.7 mm	端子数量：	28
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	125 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装等效代码：	TSSOP28,.3
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	225	电源：	3.3 V
主时钟/晶体标称频率：	25 MHz	认证状态：	Not Qualified
座面最大高度：	1.2 mm	子类别：	Clock Generators
最大压摆率：	85 mA	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	TIN LEAD
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	6.1 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

841654AGI 数据手册

ICS841654I

FEMTOCLOCKS™ CRYSTAL-TO-HCSL CLOCK GENERATOR

CRYSTAL INPUT INTERFACE

The ICS841654I has been characterized with 18pF parallel

resonant crystals. The capacitor values shown in Figure 2 below

were determined using a 25MHz, 18pF parallel resonant crystal

and were chosen to minimize the ppm error.

XTAL_OUT

XTAL_IN

27p

18pF Parallel Crystal

27p

FIGURE 2. CRYSTAL INPUt INTERFACE

LVCMOS TO XTAL INTERFACE

series resistance (Rs) equals the transmission line impedance.

In addition, matched termination at the crystal input will

attenuate the signal in half. This can be done in one of two

ways. First, R1 and R2 in parallel should equal the transmission

line impedance. For most 50Ω applications, R1 and R2 can be

100Ω. This can also be accomplished by removing R1 and

making R2 50Ω.

The XTAL_IN input can accept a single-ended LVCMOS signal

through an AC couple capacitor. A general interface diagram is

shown in Figure 3. The XTAL_OUT pin can be left floating.

The input edge rate can be as slow as 10ns. For LVCMOS

inputs, it is recommended that the amplitude be reduced from

full swing to half swing in order to prevent signal interference

with the power rail and to reduce noise. This configuration

requires that the output impedance of the driver (Ro) plus the

V_DD

VCC

V_DD

VCC

.1uf

Zo = 50

XTAL_I N

Zo = Ro + Rs

XTAL_OUT

FIGURE 3. GENERAL DIAGRAM FOR LVCMOS DRIVER TO XTAL INPUT INTERFACE

IDT^™/ ICS^™HCSL CLOCK GENERATOR

ICS841654AGI REV. A APRIL 17, 2008

1...7 8 91011 12 13...17

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型号	品牌	描述	获取价格	数据表
841654AGIT	IDT	Clock Generator, 125MHz, PDSO28, 6.10 X 9.70 MM, 0.92 MM HEIGHT, MO-153, TSSOP-24	获取价格
841664AGI	IDT	FEMTOCLOCK™ CRYSTAL-TO-HCSL CLOCK GENERATOR	获取价格
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