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78P2344JAT

更新时间： 2024-02-19 00:21:57
品牌 Logo 应用领域
TERIDIAN /
页数 文件大小 规格书
37页 353K
描述
4-port E3/DS3/STS-1 LIU with Jitter Attenuator

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78P2344JAT 技术参数

生命周期：Transferred零件包装代码：QFP
包装说明：LFQFP,针数：100
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.38JESD-30 代码：S-PQFP-G100
长度：14 mm功能数量：1
端子数量：100最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH认证状态：Not Qualified
座面最大高度：1.6 mm标称供电电压：3.3 V
表面贴装：YES电信集成电路类型：PCM TRANSCEIVER
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
宽度：14 mm

78P2344JAT 数据手册

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78P2344JAT  
4-port E3/DS3/STS-1 LIU  
with Jitter Attenuator  
REGISTER DESCRIPTION (continued)  
LEGEND  
TYPE DESCRIPTION  
TYPE DESCRIPTION  
R/W Read or Write  
R/O  
Read only  
GLOBAL REGISTERS  
ADDRESS 0-0: MASTER CONTROL REGISTER  
DFLT  
BIT  
NAME  
TYPE  
DESCRIPTION  
VALUE  
Register Control Enable:  
0 : Pin selection overrides register settings  
7
REGEN  
R/W  
0
1 : Device is controlled via register set.  
NOTE: Pin 15 (ENDECB) must be tied low when REGEN is enabled.  
Line Speed Selection:  
Selects the line speed of all channels as well as the input clock frequency  
at the CKREF pin.  
6
5
DS3  
E3  
R/W  
R/W  
X
X
[DS3 E3] = 00 : STS-1 (51.840MHz)  
01 : E3 (34.368MHz)  
10 : DS3 (44.736MHz)  
11 : STS-1 (51.840MHz)  
NOTE: The default values of these register bits depend on the state of  
the MSL0 pin upon power-up or reset.  
Encoder/Decoder Disable:  
0 : selects NRZ digital data interface  
4
3
ENDECB  
RCLKP  
R/W  
R/W  
0
0
1 : selects AMI digital data interface  
NOTE: Relevant only when the REGEN bit is set. Otherwise, ENDECB  
pin selection prevails.  
RCLK Polarity Selection:  
0 : Receive Data clocked out on the falling-edge of RCLK  
1 : Receive Data clocked out on the rising-edge of RCLK  
TCLK Polarity Selection:  
2
1
TCLKP  
RSVD  
R/W  
R/O  
0
0 : Transmit Data clocked in on the rising-edge of TCLK  
1 : Transmit Data clocked in on the falling-edge of TCLK  
--  
Reserved  
Register Soft-Reset:  
When this bit is set, all registers are reset to their default values. Also  
resets Jitter Attenuator to “centered” states. This register bit is self-  
clearing.  
0
SRST  
R/W  
0
Page 8 of 37  
2005 Teridian Semiconductor Corporation  
Rev 2.2  
1...567891011...37

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与78P2344JAT相关器件

型号 品牌 获取价格 描述 数据表
78P2344JAT-IEL TERIDIAN

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 		4-port E3/DS3/STS-1 LIU with Jitter Attenuator
78P2344JAT-IEL TDK

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 		PCM Transceiver, 1-Func, PQFP100, LQFP-100
78P2344JAT-IEL/A07 TERIDIAN

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 		4-port E3/DS3/STS-1 LIU with Jitter Attenuator
78P2344JAT-IEL/A07 TDK

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 		Telecom IC, PQFP100
78P2344JAT-IEL/A07/F TERIDIAN

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