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78P2343-IGT/A07

更新时间： 2024-02-04 21:25:55

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TERIDIAN		数字传输接口电信电路
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37页	351K
描述
3-port E3/DS3/STS-1 LIU with Jitter Attenuator

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78P2343-IGT/A07 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	QFP, QFP100,.63SQ,20	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.84
运营商类型：	E-3	运营商类型（2）：	STS-1/OC-1
运营商类型（3）：	T-3(DS3)	JESD-30 代码：	S-PQFP-G100
端子数量：	100	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	QFP	封装等效代码：	QFP100,.63SQ,20
封装形状：	SQUARE	封装形式：	FLATPACK
电源：	3.3 V	认证状态：	Not Qualified
子类别：	Other Telecom ICs	最大压摆率：	0.355 mA
标称供电电压：	3.3 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD

78P2343-IGT/A07 数据手册

78P2343JAT

3-port E3/DS3/STS-1 LIU

with Jitter Attenuator

LEGEND

TYPE DESCRIPTION

R/W Read or Write

R/O

Read only

GLOBAL REGISTERS

ADDRESS 0-0: MASTER CONTROL REGISTER

DFLT

BIT

NAME

TYPE

DESCRIPTION

VALUE

0 : Pin selection overrides register settings

REGEN

R/W

1 : Device is controlled via register set.

NOTE: Pin 15 (ENDECB) must be tied low when REGEN is enabled.

Line Speed Selection:

Selects the line speed of all channels as well as the input clock frequency

at the CKREF pin.

DS3

R/W

[DS3 E3] = 00 : STS-1 (51.840MHz)

01 : E3 (34.368MHz)

10 : DS3 (44.736MHz)

11 : STS-1 (51.840MHz)

NOTE: The default values of these register bits depend on the state of

the MSL0 pin upon power-up or reset.

Encoder/Decoder Disable:

0 : selects NRZ digital data interface

ENDECB

RCLKP

R/W

1 : selects AMI digital data interface

NOTE: Relevant only when the REGEN bit is set. Otherwise, ENDECB

pin selection prevails.

RCLK Polarity Selection:

0 : Receive Data clocked out on the falling-edge of RCLK

1 : Receive Data clocked out on the rising-edge of RCLK

TCLK Polarity Selection:

TCLKP

RSVD

R/W

R/O

0 : Transmit Data clocked in on the rising-edge of TCLK

1 : Transmit Data clocked in on the falling-edge of TCLK

Reserved

When this bit is set, all registers are reset to their default values. Also

resets Jitter Attenuator to “centered” states. This register bit is self-

clearing.

SRST

R/W

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

2005 Teridian Semiconductor Corporation

Rev 2.2

1...5 6 789 10 11...37

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