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74LVC273PW-Q100J

更新时间： 2024-02-02 10:42:40

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恩智浦 - NXP		/
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74LVC273-Q100 - Octal D-type flip-flop with reset; positive-edge trigger TSSOP2 20-Pin

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74LVC273PW-Q100J 技术参数

是否Rohs认证：	符合	生命周期：	Active
零件包装代码：	TSSOP2	包装说明：	TSSOP,
针数：	20	Reach Compliance Code：	compliant
风险等级：	5.6	系列：	LVC/LCX/Z
JESD-30 代码：	R-PDSO-G20	长度：	6.5 mm
逻辑集成电路类型：	D FLIP-FLOP	位数：	8
功能数量：	1	端子数量：	20
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出极性：	TRUE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	传播延迟（tpd）：	22.2 ns
筛选级别：	AEC-Q100	座面最大高度：	1.1 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	1.65 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	触发器类型：	POSITIVE EDGE
宽度：	4.4 mm	最小 fmax：	150 MHz
Base Number Matches：	1

74LVC273PW-Q100J 数据手册

74LVC273-Q100

Octal D-type flip-flop with reset; positive-edge trigger

Rev. 1 — 16 September 2013

Product data sheet

1. General description

The 74LVC273-Q100 has eight edge-triggered, D-type flip-flops with individual Dn inputs

and Qn outputs. The common clock (CP) and master reset (MR) inputs load and reset

(clear) all flip-flops simultaneously. The state of each Dn input, one set-up time before the

LOW-to-HIGH clock transition, is transferred to the corresponding output (Qn) of the

flip-flop. All outputs are forced LOW independent of clock or data inputs by a LOW voltage

level on the MR input.

The device is useful for applications where the true output only is required and the clock

and master reset are common to all storage elements.

This product has been qualified to the Automotive Electronics Council (AEC) standard

Q100 (Grade 1) and is suitable for use in automotive applications.

2. Features and benefits

 Automotive product qualification in accordance with AEC-Q100 (Grade 1)

 Specified from 40 C to +85 C and from 40 C to +125 C

 Wide supply voltage range from 1.2 V to 3.6 V

 Inputs accept voltages up to 5.5 V

 CMOS low power consumption

 Direct interface with TTL levels

 Output drive capability 50  transmission lines at +85 C

 Complies with JEDEC standard:

 JESD8-7A (1.65 V to 1.95 V)

 JESD8-5A (2.3 V to 2.7 V)

 JESD8-C/JESD36 (2.7 V to 3.6 V)

 ESD protection:

 MIL-STD-883, method 3015 exceeds 2000 V

 HBM JESD22-A114F exceeds 2000 V

 MM JESD22-A115-A exceeds 200 V (C = 200 pF, R = 0 )

12 3 4 5 6 7...16

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型号	品牌	获取价格	描述	数据表
74LVC273PW-T	NXP	获取价格	IC LVC/LCX/Z SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PDSO20, FF/Latch
74LVC273-Q100	NEXPERIA	获取价格	Octal D-type flip-flop with reset; positive-edge trigger
74LVC27D	NXP	获取价格	Triple 3-input NOR gate
74LVC27D,112	NXP	获取价格	LVC/LCX/Z SERIES, TRIPLE 3-INPUT NOR GATE, PDSO14, 3.90 MM, PLASTIC, MS-012, SOT108-1, SOP
74LVC27D,118	NXP	获取价格	暂无描述
74LVC27DB	NXP	获取价格	Triple 3-input NOR gate
74LVC27DB,112	NXP	获取价格	IC LVC/LCX/Z SERIES, TRIPLE 3-INPUT NOR GATE, PDSO14, 5.30 MM, PLASTIC, MO-150, SOT337-1,
74LVC27DB,118	NXP	获取价格	IC LVC/LCX/Z SERIES, TRIPLE 3-INPUT NOR GATE, PDSO14, Gate
74LVC27DB-T	ETC	获取价格	Triple 3-input NOR Gate
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