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Datasheet > 逻辑 > 总线驱动器/收发器> 74LV573PWDH
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74LV573PWDH

更新时间： 2024-01-29 03:58:06
品牌 Logo 应用领域
恩智浦 - NXP 总线驱动器总线收发器锁存器逻辑集成电路光电二极管
页数 文件大小 规格书
14页 126K
描述
Octal D-type transparent latch 3-State

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74LV573PWDH 技术参数

Source Url Status Check Date：2013-06-14 00:00:00是否Rohs认证：符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：4.40 MM, PLASTIC, MO-153, SOT-360-1, TSSOP-20针数：20
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.32Is Samacsys：N
其他特性：BROADSIDE VERSION OF 373系列：LV/LV-A/LVX/H
JESD-30 代码：R-PDSO-G20JESD-609代码：e4
长度：6.5 mm负载电容（CL）：50 pF
逻辑集成电路类型：BUS DRIVER湿度敏感等级：1
位数：8功能数量：1
端口数量：2端子数量：20
最高工作温度：125 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260传播延迟（tpd）：53 ns
认证状态：Not Qualified座面最大高度：1.1 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：1 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：AUTOMOTIVE
端子面层：NICKEL PALLADIUM GOLD端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：4.4 mm
Base Number Matches：1

74LV573PWDH 数据手册

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Philips Semiconductors  
Product specification  
Octal D-type transparent latch (3-State)  
74LV573  
AC CHARACTERISTICS  
GND = 0V; t = t ≤ 2.5ns; C = 50pF; R = 1KΩ  
r
f
L
L
LIMITS  
–40 to +85 °C  
LIMITS  
–40 to +125 °C  
CONDITION  
(V)  
SYMBOL  
PARAMETER  
WAVEFORM  
UNIT  
V
CC  
MIN  
–
TYP  
75  
MAX  
–
MIN  
–
MAX  
–
1.2  
2.0  
2.7  
–
26  
39  
29  
23  
19  
–
–
49  
36  
29  
24  
–
Propagation delay  
Dn to Qn  
–
19  
–
t
t
Figures 1, 5  
Figures 2, 5  
Figures 3, 5  
Figures 3, 5  
ns  
PHL/ PLH  
2
3.0 to 3.6  
4.5 to 5.5  
1.2  
–
14  
–
–
_
–
–
80  
27  
20  
–
2.0  
–
43  
31  
25  
21  
–
–
53  
34  
31  
26  
–
Propagation delay  
LE to Qn  
2.7  
–
–
t
t
ns  
ns  
ns  
PHL/ PLH  
2
3.0 to 3.6  
4.5 to 5.5  
1.2  
–
15  
–
–
–
–
–
70  
24  
18  
–
2.0  
–
37  
28  
22  
18  
–
–
48  
35  
28  
23  
–
3-State output  
enable time  
OE to Qn  
2.7  
–
–
t
t
t
PZH/ PZL  
2
3.0 to 3.6  
4.5 to 5.5  
1.2  
–
13  
–
–
–
–
–
80  
29  
22  
–
2.0  
–
39  
29  
24  
20  
–
–
48  
36  
29  
24  
–
3-State output  
disable time  
OE to Qn  
2.7  
–
–
t
PHZ/ PLZ  
2
3.0 to 3.6  
4.5 to 5.5  
2.0  
–
17  
–
–
–
9
6
–
34  
25  
20  
–
41  
30  
24  
–
2.7  
–
–
t
LE pulse width HIGH  
Setup time Dn to LE  
Figure 2  
Figure 4  
ns  
ns  
W
2
3.0 to 3.6  
1.2  
5
–
–
25  
9
–
–
2.0  
17  
13  
10  
–
–
20  
15  
12  
–
–
t
su  
2.7  
6
–
–
2
3.0 to 3.6  
1.2  
5
–
–
5
2
2
–
–
2.0  
8
–
8
–
t
h
Hold time Dn to LE  
Figure 4  
ns  
2.7  
8
–
8
–
2
3.0 to 3.6  
8
1
–
8
–
NOTES:  
All typical values are measured at T  
= 25°C  
amb  
1. Typical values are measured at V = 3.3V  
CC  
7
1998 Jun 10  
1...45678910...14

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型号 品牌 描述 获取价格 数据表
74LV573PWDH-T NXP 暂无描述

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