74F533LMX

更新时间： 2024-02-16 21:05:35

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美国国家半导体 - NSC		锁存器
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8页	168K
描述
Octal Transparent Latch with TRI-STATE Outputs

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74F533LMX 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP, SOP20,.3
针数：	20	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.68
系列：	F/FAST	JESD-30 代码：	R-PDSO-G20
JESD-609代码：	e3	长度：	12.6 mm
逻辑集成电路类型：	BUS DRIVER	最大I（ol）：	0.024 A
湿度敏感等级：	1	位数：	8
功能数量：	1	端口数量：	2
端子数量：	20	最高工作温度：	70 °C
最低工作温度：		输出特性：	3-STATE
输出极性：	INVERTED	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP20,.3
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	260	电源：	5 V
最大电源电流（ICC）：	61 mA	Prop。Delay @ Nom-Sup：	10 ns
传播延迟（tpd）：	13 ns	认证状态：	Not Qualified
座面最大高度：	2.1 mm	子类别：	FF/Latches
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	YES
技术：	TTL	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	5.3 mm
Base Number Matches：	1

74F533LMX 数据手册

Unit Loading/Fan Out

54F/74F

Pin Names

Description

U.L.

Input I /I

IH IL

Output I /I

HIGH/LOW

OH OL

20 mA/ 0.6 mA

D –D

Data Inputs

1.0/1.0

Latch Enable Input (Active HIGH)

Output Enable Input (Active LOW)

Complementary TRI-STATE Outputs

1.0/1.0

20 mA/ 0.6 mA

O –O

150/40 (33.3)

3 mA/24 mA (20 mA)

Function Table

Inputs

Output

HIGH Voltage Level

LOW Voltage Level

Immaterial

Functional Description

The ’F533 contains eight D-type latches with TRI-STATE

output buffers. When the Latch Enable (LE) input is HIGH,

data on the D inputs enters the latches. In this condition

the latches are transparent, i.e., a latch output will change

state each time its D input changes. When LE is LOW, the

latches store the information that was present on the D in-

puts a setup time preceding the HIGH-to-LOW transition of

LE. The TRI-STATE buffers are controlled by the Output

Enable (OE) input. When OE is LOW, the buffers are in the

bi-state mode. When OE is HIGH the buffers are in the high

impedance mode but this does not interfere with entering

new data into the latches.

Logic Diagram

TL/F/9548–5

Please note that this diagram is provided only for the understanding of logic operations and should not be used to estimate propagation delays.

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