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74F194SJ PDF预览

74F194SJ

更新时间： 2024-01-01 14:41:47
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 移位寄存器
页数 文件大小 规格书
7页 80K
描述
4-Bit Bidirectional Universal Shift Register

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74F194SJ 技术参数

生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP,针数：16
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.66其他特性：HOLD MODE
计数方向：BIDIRECTIONAL系列：F/FAST
JESD-30 代码：R-PDSO-G16长度：10.3 mm
逻辑集成电路类型：PARALLEL IN PARALLEL OUT位数：4
功能数量：1端子数量：16
最高工作温度：70 °C最低工作温度：
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE传播延迟（tpd）：8 ns
认证状态：Not Qualified座面最大高度：2.65 mm
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：TTL温度等级：COMMERCIAL
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL触发器类型：POSITIVE EDGE
宽度：7.5 mm最小 fmax：150 MHz
Base Number Matches：1

74F194SJ 数据手册

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Unit Loading/Fan Out  
Input IIH/IIL  
U.L.  
Pin Names  
Description  
Output IOH/IOL  
HIGH/LOW  
1.0/1.0  
1.0/1.0  
1.0/1.0  
1.0/1.0  
1.0/1.0  
1.0/1.0  
S0, S1  
P0–P3  
DSR  
Mode Control Inputs  
Parallel Data Inputs  
20 µA/−0.6 mA  
20 µA/−0.6 mA  
20 µA/−0.6 mA  
20 µA/−0.6 mA  
20 µA/−0.6 mA  
20 µA/−0.6 mA  
Serial Data Input (Shift Right)  
DSL  
Serial Data Input (Shift Left)  
CP  
Clock Pulse Input (Active Rising Edge)  
Asynchronous Master Reset Input (Active LOW)  
MR  
Q0–Q3  
Parallel Outputs  
50/33.3  
−1 mA/20 mA  
Functional Description  
Mode Select Table  
The 74F194 contains four edge-triggered D-type flip-flops  
and the necessary interstage logic to synchronously per-  
form shift right, shift left, parallel load and hold operations.  
Signals applied to the Select (S0, S1) inputs determine the  
Operating  
Inputs  
Outputs  
S1 S0 DSR DSL Pn Q0 Q1 Q2 Q3  
Mode  
Reset  
MR  
L
X
l
X
l
X
X
X
X
l
X
X
l
X
X
X
X
X
X
L
L
L
L
type of operation, as shown in the Mode Select Table. Sig-  
nals on the Select, Parallel data (P0–P3) and Serial data  
Hold  
H
q0 q1 q2 q3  
Shift Left  
H
h
h
l
l
q1 q2 q3  
q1 q2 q3  
L
(DSR, DSL) inputs can change when the clock is in either  
state, provided only that the recommended setup and hold  
times, with respect to the clock rising edge, are observed.  
A LOW signal on Master Reset (MR) overrides all other  
inputs and forces the outputs LOW.  
H
l
h
X
X
X
H
Shift Right  
H
h
h
h
L
q0 q1 q2  
q0 q1 q2  
H
l
h
X
H
Parallel Load  
H
h
pn p0 p1 p2 p3  
H (h) = HIGH Voltage Level  
L (l) = LOW Voltage Level  
p
(q ) = Lower case letters indicate the state of the referenced input (or  
n
n
output) one setup time prior to the LOW-to-HIGH clock transition.  
X = Immaterial  
Logic Diagram  
Please note that this diagram is provided only for the understanding of logic operations and should not be used to estimate propagation delays.  
www.fairchildsemi.com  
2
1234567

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