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73M1903C-IM/F

更新时间： 2024-01-02 15:55:21
品牌 Logo 应用领域
TERIDIAN 调制解调器
页数 文件大小 规格书
46页 452K
描述
Modem Analog Front End

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73M1903C-IM/F 技术参数

生命周期：Transferred包装说明：ROHS COMPLIANT, MO-153AC, TSSOP-20
Reach Compliance Code：unknown风险等级：5.59
商用集成电路类型：CONSUMER CIRCUITJESD-30 代码：R-PDSO-G20
长度：6.5 mm功能数量：1
端子数量：20最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH认证状态：Not Qualified
座面最大高度：1.1 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V表面贴装：YES
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
宽度：4.4 mmBase Number Matches：1

73M1903C-IM/F 数据手册

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73M1903C  
Modem Analog Front End  
DATA SHEET  
PIN DESCRIPTION  
The TERIDIAN 73M1903C modem Analog Front End (AFE) IC is available in a 32 pin QFN package. The  
following table describes the function of each pin. There are three pairs of power supply pins, VPA  
(analog), VPD (digital) and VPPLL (PLL). They should be separately decoupled from the supply source  
in order to isolate digital noise from the analog circuits internal to the chip. VPPLL can be directly  
connected to VPD. Failure to adequately isolate and decouple these supplies will compromise device  
performance.  
PIN NAME  
TYPE  
PIN #  
DESCRIPTION  
VND  
VNA  
GND  
GND  
PWR  
PWR  
PWR  
1, 22  
16  
Negative Digital Ground  
Negative Analog Ground  
Positive Digital Supply  
VPD  
2, 25  
9
VPA  
Positive Analog Supply  
VPPLL  
20  
Positive PLL Supply, shared with VPD  
VNPLL  
PWR  
17  
Negative PLL Ground  
Master reset. When this pin is a logic 0 all registers are reset to their  
default states; Weak-pulled high-default. A low pulse longer than 100ns  
is needed to reset the device. The device will be ready within 100us after  
this pin goes to logic 1 state.  
RST  
I
26  
Crystal oscillator input. When providing an external clock source, drive  
OSCIN.  
OSCIN  
I
19  
18  
OSCOUT  
GPIO(0-7)  
O
I/O  
Crystal oscillator circuit output pin.  
3, 4, 5, 6, 23 24,  
30, 31  
Software definable digital input/output pins.  
RXAN  
RXAP  
I
14  
15  
10  
11  
12  
13  
Receive analog negative input.  
Receive analog positive input.  
Transmit analog negative output 1  
Transmit analog negative output 2  
Transmit analog positive output 1  
Transmit analog positive output 2  
I
TXAN1  
TXAN2  
TXAP1  
TXAP2  
O
O
O
O
Serial interface clock. With master mode and SCLK continuous selected,  
Freq = 256*Fs ( =2.4576MHz for Fs=9.6kHz). For slave mode, this pin  
must be pulled down by a resistor (<4.7kΩ).  
SCLK  
I/O  
8
SDOUT  
SDIN  
FS  
O
I
32  
29  
7
Serial data output (or input to the host).  
Serial data input (or output from the host)  
O
Frame synchronization. (Active Low)  
Type of frame sync. 0 = late (mode0); 1 = early (mode1). Weak-pulled  
high – default  
TYPE  
I
27  
Controls the SCLK behavior after FS. Open, weak-pulled high = SCLK  
Continuous; tied low = 32 clocks per R/W cycle.  
Delayed frame sync to support daisy chain mode with additional  
73M1903C devices  
SckMode  
I
28  
21  
FSD  
O
Table 1: 32 QFN Pin Description  
Page: 4 of 46  
© 2005-2008 TERIDIAN Semiconductor Corporation  
Rev 4.3  
1234567...46

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