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71V2558XS133BGG

更新时间： 2024-01-16 08:17:14
品牌 Logo 应用领域
艾迪悌 - IDT 时钟静态存储器内存集成电路
页数 文件大小 规格书
28页 567K
描述
ZBT SRAM, 256KX18, 4.2ns, CMOS, PBGA119, 22 X 14 MM, ROHS COMPLIANT, PLASTIC, MS-028AA, BGA-119

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71V2558XS133BGG 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：BGA
包装说明：22 X 14 MM, ROHS COMPLIANT, PLASTIC, MS-028AA, BGA-119针数：119
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.3
最长访问时间：4.2 ns其他特性：PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：133 MHzI/O 类型：COMMON
JESD-30 代码：R-PBGA-B119JESD-609代码：e1
长度：22 mm内存密度：4718592 bit
内存集成电路类型：ZBT SRAM内存宽度：18
湿度敏感等级：3功能数量：1
端子数量：119字数：262144 words
字数代码：256000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：256KX18输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装等效代码：BGA119,7X17,50封装形状：RECTANGULAR
封装形式：GRID ARRAY并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified座面最大高度：2.36 mm
最大待机电流：0.04 A最小待机电流：3.14 V
子类别：SRAMs最大压摆率：0.3 mA
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Silver/Copper (Sn/Ag/Cu)端子形式：BALL
端子节距：1.27 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：30宽度：14 mm
Base Number Matches：1

71V2558XS133BGG 数据手册

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IDT71V2556, IDT71V2558, 128K x 36, 256K x 18, 3.3V Synchronous ZBT™ SRAMs  
with 2.5V I/O, Burst Counter, and Pipelined Outputs  
Commercial and Industrial Temperature Ranges  
Pin Configuration — 128K x 36, 119 BGA  
1
2
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4
5
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7
DDQ  
6
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A
A
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C
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NC  
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NC  
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A
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I/O  
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V
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DD(1)  
SS  
DD(1)  
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I/O  
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I/O  
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I/O  
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P4  
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0
A
0
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I/OP1  
,
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A
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NC  
A
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NC/ZZ  
(3)  
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(3,4)  
DDQ  
V
NC/TMS  
NC/TDI  
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NC/TDO  
U
V
NC/TRST  
4875 drw 13a  
Top View  
Pin Configuration — 256K x 18, 119 BGA  
1
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A
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ADV/LD  
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CE2  
NC  
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A
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I/O  
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P1  
I/O  
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I/O  
G
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I/O  
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BW  
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SS  
SS  
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NC  
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V
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DDQ  
R/W  
DD(1)  
SS  
DD(1)  
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I/O  
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CEN  
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I/O  
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A
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NC  
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DDQ  
,
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DD  
V
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A
A
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DD(1)  
NC  
LBO  
(5)  
10  
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A
14  
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A
A
NC  
A
NC/ZZ  
DDQ  
(3)  
(3)  
(3)  
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(3,4)  
NC/TMS  
NC/TDI  
NC/TCK  
NC/TDO  
U
V
NC/TRST  
V
4875 drw 13b  
TopView  
NOTES:  
1. J3, J5, and R5 do not have to be directly connected to VDD as long as the input voltage is ≥ VIH.  
2. G4 and A4 are reserved for future 8M and 16M respectively.  
3. These pins are NC for the "S" version and the JTAG signal listed for the "SA" version.  
4. TRST is offered as an optional JTAG reset if required in the application. If not needed, can be left floating and will internally be pulled to VDD.  
5. Pin T7 supports ZZ (sleep mode) on the latest die revision.  
6.42  
7
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71V2558XS133BGG8 IDT ZBT SRAM, 256KX18, 4.2ns, CMOS, PBGA119

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