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71342LA20PFG

更新时间： 2024-02-12 07:34:14

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艾迪悌 - IDT		静态存储器内存集成电路
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14页	318K
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HIGH SPEED 4K X 8 DUAL-PORT STATIC RAM

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71342LA20PFG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TQFP
包装说明：	LQFP, QFP64,.66SQ,32	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.38
Samacsys Description：	TQFP 14.0 X 14.0 X 1.4 MM	最长访问时间：	20 ns
其他特性：	SEMAPHORE; AUTOMATIC POWER-DOWN; BATTERY BACKUP	I/O 类型：	COMMON
JESD-30 代码：	S-PQFP-G64	JESD-609代码：	e3
长度：	14 mm	内存密度：	32768 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	8
湿度敏感等级：	3	功能数量：	1
端口数量：	2	端子数量：	64
字数：	4096 words	字数代码：	4000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	4KX8
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装等效代码：	QFP64,.66SQ,32
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	5 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大待机电流：	0.0015 A
最小待机电流：	2 V	子类别：	SRAMs
最大压摆率：	0.24 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	14 mm	Base Number Matches：	1

71342LA20PFG 数据手册

IDT71342SA/LA

High-Speed 4K x 8 Dual-Port Static RAM with Semaphore

Industrial and Commercial Temperature Ranges

Timing Waveform of Read Cycle No. 1, Either Side^(1,2,4)

tRC

ADDRESS

AA or tSAA

tOH

DATAOUT

PREVIOUS DATA VALID

DATA VALID

2721 drw 07

Timing Waveform of Read Cycle No. 2, Either Side^(1,3)

SOP

tACE

CE or SEM ⁽⁵⁾

(2)

(4)

AOE

tSOP

tHZ

(2)

(1)

tHZ

tLZ

DATAOUT

VALID DATA⁽⁴⁾

(1)

tPU

tPD

CURRENT

50%

2721 drw 08

NOTES:

1. Timing depends on which signal is asserted last, OE or CE.

2. Timing depends on which signal is de-asserted first, OE or CE.

3. R/W = VIH and OE = VIL, unless otherwise noted.

4. Start of valid data depends on which timing becomes effective last; tAOE, tACE, or tAA

5. To access SRAM, CE = VIL and SEM = VIH. To access semaphore, CE = VIH and SEM = VIL. tAA is for SRAM Address Access and tSAA is for Semaphore Address Access.

Timing Waveform of Write with Port-to-Port Read^(2,3)

tWC

ADDR "A"

MATCH

tWP

(1)

R/W "A"

tDH

tDW

DATAIN "A"

ADDR "B"

VALID

MATCH

tWDD

VALID

DATAOUT "B"

tDDD

2721 drw 09

NOTES:

1. Write cycle parameters should be adhered to, in order to ensure proper writing.

2. CE^{L =}CER = VIL. CE"B" = VIL.

3. Port "A" may be either left or right port. Port "B" is the opposite from port "A".

6.42

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71342LA25JG8	IDT	暂无描述	获取价格
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