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7133SA90GG8

更新时间： 2024-01-30 09:26:01
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
17页 311K
描述
Dual-Port SRAM, 2KX16, 90ns, CMOS, CPGA68, 1.180 X 1.180 INCH, 0.160 INCH HEIGHT, GREEN, CERAMIC, PGA-68

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7133SA90GG8 技术参数

生命周期：Active包装说明：PGA,
Reach Compliance Code：compliant风险等级：5.58
Is Samacsys：N最长访问时间：90 ns
JESD-30 代码：S-CPGA-P68内存密度：32768 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：16
功能数量：1端子数量：68
字数：2048 words字数代码：2000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：2KX16
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：PGA
封装形状：SQUARE封装形式：GRID ARRAY
并行/串行：PARALLEL最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子形式：PIN/PEG
端子位置：PERPENDICULARBase Number Matches：1

7133SA90GG8 数据手册

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IDT7133SA/LA,IDT7143SA/LA  
High-Speed 2K x 16 Dual-Port RAM  
Military, Industrial and Commercial Temperature Ranges  
AC Electrical Characteristics Over the  
OperatingTemperatureandSupplyVoltage(3)  
7133X20  
7133X25  
7143X25  
Com'l & Ind  
7133X35  
7143X35  
Com'l  
7143X20  
Com'l Only  
& Military  
Symbol  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
READ CYCLE  
____  
____  
____  
t
RC  
AA  
ACE  
AOE  
OH  
LZ  
HZ  
PU  
PD  
Read Cycle Time  
20  
25  
35  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
____  
____  
____  
t
Address Access Time  
20  
20  
25  
25  
35  
35  
____  
____  
____  
____  
____  
____  
t
Chip Enable Access Time  
t
Output Enable Access Time  
Output Hold from Address Change  
Output Low-Z Time(1,2)  
12  
15  
20  
____  
____  
____  
t
0
0
0
____  
____  
____  
t
0
0
0
Output High-Z Time(1,2)  
12  
15  
20  
____  
____  
____  
t
t
Chip Enable to Power Up Time(2)  
Chip Disable to Power Down Time(2)  
0
0
0
____  
____  
____  
____  
____  
____  
t
20  
50  
50  
ns  
2746 tbl 10a  
7133X45  
7133X55  
7143X55  
Com'l, Ind  
& Military  
7133X70/90  
7143X45  
7143X70/90  
Com'l &  
Military  
Com'l Only  
Symbol  
READ CYCLE  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
____  
____  
____  
t
RC  
AA  
ACE  
AOE  
OH  
LZ  
HZ  
PU  
PD  
Read Cycle Time  
45  
55  
70/90  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
____  
____  
____  
t
Address Access Time  
45  
45  
55  
55  
70/90  
70/90  
____  
____  
____  
____  
____  
____  
t
Chip Enable Access Time  
Output Enable Access Time  
Output Hold from Address Change  
Output Low-Z Time(1,2)  
t
25  
30  
40/40  
____  
____  
____  
t
0
0
0/0  
____  
____  
____  
t
0
5
5/5  
Output High-Z Time(1,2)  
20  
20  
25/25  
____  
____  
____  
t
t
Chip Enable to Power Up Time(2)  
Chip Disable to Power Down Time (2)  
0
0
0/0  
____  
____  
____  
____  
____  
____  
t
50  
50  
50/50  
ns  
2746 tbl 10b  
NOTES:  
1. Transition is measured 0mV fromLow or High-impedance voltage with load (Figure 2).  
2. This parameter is guaranteed by device characterization, but is not production tested.  
3. 'X' in part number indicates power rating (SA or LA).  
7
6.42  
1...45678910...17

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型号 品牌 描述 获取价格 数据表
7133SA90JB IDT Dual-Port SRAM, 2KX16, 90ns, CMOS, PQCC68, 0.950 X 0.950 INCH, 0.170 INCH HEIGHT, PLASTIC,

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7133SA90PF IDT Dual-Port SRAM, 2KX16, 90ns, CMOS, PQFP100, 14 X 14 MM, 1.40 MM HEIGHT, TQFP-100

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