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70T633S12DDI8

更新时间： 2024-01-14 04:50:29

品牌	Logo	应用领域
艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
27页	227K
描述
Multi-Port SRAM, 512KX18, 12ns, CMOS, PQFP144

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70T633S12DDI8 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
Reach Compliance Code：	not_compliant	风险等级：	5.92
最长访问时间：	12 ns	I/O 类型：	COMMON
JESD-30 代码：	S-PQFP-G144	JESD-609代码：	e0
内存密度：	9437184 bit	内存集成电路类型：	MULTI-PORT SRAM
内存宽度：	18	湿度敏感等级：	4
端口数量：	2	端子数量：	144
字数：	524288 words	字数代码：	512000
工作模式：	ASYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：	-40 °C	组织：	512KX18
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	QFP	封装等效代码：	QFP144,.87SQ,20
封装形状：	SQUARE	封装形式：	FLATPACK
并行/串行：	PARALLEL	电源：	2.5,2.5/3.3 V
认证状态：	Not Qualified	最大待机电流：	0.02 A
最小待机电流：	2.4 V	子类别：	SRAMs
最大压摆率：	0.395 mA	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
Base Number Matches：	1

70T633S12DDI8 数据手册

IDT70T633/1S

High-Speed 2.5V 512/256K x 18 Asynchronous Dual-Port Static RAM

Industrial and Commercial Temperature Ranges

PinNames

Left Port

Right Port

CE1R

Names

Chip Enables (Input)

CE^0L

R/W

CE1L

CE0R

R/W

Read/Write Enable (Input)

Output Enable (Input)

(1)

0L - A18L

A0R - A18R

Address (Input)

I/O^0L- I/O17L

I/O0R - I/O17R

Data Input/Output

Semaphore Enable (Input)

Interrupt Flag (Output)

SEM

INT

BUSY

SEM

INT

BUSY

Busy Flag (Output)

Upper Byte Select (Input)

Lower Byte Select (Input)

Power (I/O Bus) (3.3V or 2.5V)⁽²⁾(Input)

Option for selecting VDDQX^(2,3)(Input)

Sleep Mode Pin⁽⁴⁾(Input)

DDQL

VDDQR

OPT

OPTR

ZZR

(5)

M/S

Master or Slave Select (Input)

NOTES:

Power (2.5V)⁽²⁾(Input)

Ground (0V) (Input)

1. Address A¹⁸x is a NC for IDT70T631.

2. V^DD, OPTX, and VDDQX must be set to appropriate operating levels prior to

applying inputs on I/O^X.

3. OPT^Xselects the operating voltage levels for the I/Os and controls on that port.

If OPT^Xis set to VDD (2.5V), then that port's I/Os and controls will operate at 3.3V

levels and V^DDQXmust be supplied at 3.3V. If OPTX is set to VSS (0V), then that

port's I/Os and controls will operate at 2.5V levels and V^DDQXmust be supplied

at 2.5V. The OPT pins are independent of one another—both ports can operate

at 3.3V levels, both can operate at 2.5V levels, or either can operate at 3.3V

with the other at 2.5V.

VSS

TDI

TDO

TCK

TMS

TRST

Test Data Input

Test Data Output

Test Logic Clock (10MHz) (Input)

Test Mode Select (Input)

Reset (Initialize TAP Controller) (Input)

4. The sleep mode pin shuts off all dynamic inputs, except JTAG inputs, when

asserted. OPTx, INTx, M/S and the sleep mode pins themselves (ZZx) are

not affected during sleep mode. It is recommended that boundry scan not be

operated during sleep mode.

5670 tbl 01

5. BUSY is an input as a Slave (M/S=V^IL) and an output when it is a Master

(M/S=V^IH).

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