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5V9910A-5SOGI

更新时间： 2024-01-11 12:59:52
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
6页 93K
描述
SOIC-24, Tube

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5V9910A-5SOGI 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP, SOP24,.4针数：24
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.82
系列：5V输入调节：STANDARD
JESD-30 代码：R-PDSO-G24JESD-609代码：e3
长度：15.4178 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
最大I（ol）：0.012 A湿度敏感等级：1
功能数量：1反相输出次数：
端子数量：24实输出次数：8
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP24,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.5 ns座面最大高度：2.6416 mm
子类别：Clock Driver最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：7.5057 mm
最小 fmax：85 MHzBase Number Matches：1

5V9910A-5SOGI 数据手册

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IDT5V9910A  
3.3VLOWSKEWPLLCLOCKDRIVERTURBOCLOCKJR.  
COMMERCIALANDINDUSTRIALTEMPERATURERANGES  
INPUTTIMINGREQUIREMENTS  
Symbol  
tR,tF  
tPWC  
DH  
Description(1)  
Maximum input rise and fall times, 0.8V to 2V  
Input clock pulse, HIGH or LOW  
Input duty cycle  
Min.  
—
3
Max.  
10  
Unit  
ns/V  
ns  
—
90  
10  
%
REF  
Referenceclockinput  
15  
85  
MHz  
NOTE:  
1. Where pulse width implied by DH is less than tPWC limit, tPWC limit applies.  
SWITCHINGCHARACTERISTICSOVEROPERATINGRANGE  
IDT5V9910A-2  
IDT5V9910A-5  
IDT5V9910A-7  
Symbol Parameter  
Min.  
15  
Typ.  
—
—
—
—
—
0.1  
—
0
Max.  
35  
Min.  
15  
25  
40  
3
Typ.  
—
Max.  
35  
Min.  
Typ.  
—
—
—
—
—
0.3  
—
0
Max.  
Unit  
FS = LOW  
FS = MED  
FS = HIGH  
15  
25  
35  
60  
FREF  
REFFrequencyRange  
25  
60  
—
60  
MHz  
40  
85  
—
85  
40  
85  
(8)  
tRPWH  
tRPWL  
REF Pulse Width HIGH  
3
—
—
—
3
—
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ms  
ps  
(8)  
REF Pulse Width LOW  
3
—
3
—
—
3
—
(1,3,4)  
tSKEW0 ZeroOutputSkew(AllOutputs)  
—
0.25  
0.75  
0.25  
1.2  
1.2  
1.2  
0.5  
25  
—
—
0.25  
—
0.5  
1.25  
0.5  
1.2  
1.5  
1.5  
0.5  
25  
—
0.75  
1.65  
0.7  
1.2  
2.5  
2.5  
0.5  
25  
(1,2,5)  
tDEV  
tPD  
Device-to-Device Skew  
—
—
(1,7)  
(1)  
REFInputtoFBPropagationDelay  
−0.25  
−1.2  
0.15  
0.15  
—
−0.5  
−1.2  
0.15  
0.15  
—
0
0
−0.7  
−1.2  
0.15  
0.15  
—
tODCV  
Output Duty Cycle Variation from 50%  
OutputRiseTime(1)  
0
0
tORISE  
1
1
1.5  
1.5  
—
—
—
tOFALL OutputFallTime(1)  
1
1
tLOCK  
tJR  
PLLLockTime(1,6)  
Cycle-to-CycleOutputJitter(1)  
—
—
—
—
—
—
RMS  
—
—
—
Peak-to-Peak  
—
200  
—
200  
—
200  
NOTES:  
1. All timing and jitter tolerances apply for FNOM > 25MHz.  
2. Skew is the time between the earliest and the latest output transition among all outputs with the specified load.  
3. tSKEW is the skew between all outlets. See AC TEST LOADS.  
4. For IDT5V9910A-2 tSKEW0 is measured with CL = 0pF; for CL = 20pF, tSKEW0 = 0.35ns Max.  
5. tDEV is the output-to-output skew between any two devices operating under the same conditions (VCC, ambient temperature, air flow, etc.)  
6. tLOCK is the time that is required before synchronization is achieved. This specification is valid only after VCC is stable and within normal operating limits. This parameter is  
measured from the application of a new signal or frequency at REF or FB until tPD is within specified limits.  
7. tPD is measured with REF input rise and fall times (from 0.8V to 2V ) of 1ns.  
8. Refer to INPUT TIMING REQUIREMENTS for more detail.  
4
123456

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型号 品牌 描述 获取价格 数据表
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