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5962-9957201QTA

更新时间： 2024-01-19 01:34:00
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赛灵思 - XILINX /
页数 文件大小 规格书
31页 249K
描述
QPro Virtex 2.5V QML High-Reliability FPGAs

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5962-9957201QTA 技术参数

生命周期：Active零件包装代码：QFP
包装说明：CERAMIC, QFP-228针数：228
Reach Compliance Code：compliantECCN代码：3A001.A.2.C
HTS代码：8542.39.00.01风险等级：5
CLB-Max的组合延迟：0.8 nsJESD-30 代码：S-CQFP-F228
长度：39.37 mm可配置逻辑块数量：1536
等效关口数量：322970端子数量：228
最高工作温度：125 °C最低工作温度：-55 °C
组织：1536 CLBS, 322970 GATES封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：GQFF封装形状：SQUARE
封装形式：FLATPACK, GUARD RING可编程逻辑类型：FIELD PROGRAMMABLE GATE ARRAY
认证状态：Qualified筛选级别：MIL-PRF-38535 Class Q
座面最大高度：3.302 mm最大供电电压：2.625 V
最小供电电压：2.375 V标称供电电压：2.5 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子形式：FLAT
端子节距：0.635 mm端子位置：QUAD
宽度：39.37 mmBase Number Matches：1

5962-9957201QTA 数据手册

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R
QPro Virtex 2.5V QML High-Reliability FPGAs  
Calculation of T  
as a Function of Capacitance  
ioop  
The values for Tioop were based on the standard capacitive  
load (Csl) for each I/O standard as listed in Table 2.  
Table 2: Constants for Use in Calculation of Top  
Standard  
LVCMOS2  
Csl (pF)  
35  
50  
10  
0
fl (ns/pF)  
0.041  
0.050  
0.050  
0.014  
0.017  
0.022  
0.016  
0.014  
0.028  
0.016  
0.029  
0.016  
0.035  
0.037  
For other capacitive loads, use the formulas below to calcu-  
late the corresponding Tioop  
:
PCI 33 MHz 5V  
PCI 33 MHZ 3.3V  
GTL  
Tioop = Tioopl + Topadjust + (Cload - Csl) * fl  
Where:  
opadjust is reported above in the Output Delay  
Adjustment section.  
load is the capacitive load for the design.  
Table 2: Constants for Use in Calculation of Top  
T
GTL+  
0
HSTL Class I  
HSTL Class III  
HSTL Class IV  
SSTL2 Class I  
SSTL2 Class II  
SSTL3 Class 1  
SSTL3 Class II  
CTT  
20  
20  
20  
30  
30  
30  
30  
20  
10  
C
Standard  
Csl (pF)  
35  
fl (ns/pF)  
0.41  
LVTTL slow 2 mA drive  
slew rate  
4 mA drive  
35  
0.20  
6 mA drive  
8 mA drive  
12 mA drive  
16 mA drive  
24 mA drive  
35  
0.100  
0.086  
0.058  
0.050  
0.048  
0.41  
35  
35  
AGP  
35  
35  
LVTTL fast  
slew rate  
2 mA drive  
4 mA drive  
6 mA drive  
8 mA drive  
12 mA drive  
16 mA drive  
24 mA drive  
35  
35  
0.20  
35  
0.13  
35  
0.079  
0.044  
0.043  
0.033  
35  
35  
35  
Clock Distribution Guidelines and Switching Characteristics  
Speed Grade  
-4  
Symbol  
Description  
Device  
Min  
Max  
Units  
Global Clock Skew  
TGSKEWIOB  
Global clock skew between IOB flip-flops  
XQV100  
XQV300  
XQV600  
XQV1000  
All  
-
-
-
-
-
-
0.15  
0.18  
0.17  
0.25  
0.9  
ns  
ns  
ns  
ns  
ns  
ns  
TGPIO  
TGIO  
Notes:  
Global clock PAD to output  
Global clock buffer I input to O output  
All  
0.9  
1. These clock-distribution delays are provided for guidance only. They reflect the delays encountered in a typical design under  
worst-case conditions. Precise values for a particular design are provided by the timing analyzer.  
DS002 (v1.5) December 5, 2001  
www.xilinx.com  
9
Preliminary Product Specification  
1-800-255-7778  
1...6789101112...31

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