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5962-8945801EA

更新时间： 2024-02-05 18:00:45
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德州仪器 - TI 计数器触发器逻辑集成电路
页数 文件大小 规格书
13页 269K
描述
High-Speed CMOS Logic 14-Stage Binary Counter

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5962-8945801EA 技术参数

生命周期：Active零件包装代码：DIP
包装说明：DIP,针数：16
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.25Is Samacsys：N
计数方向：UP系列：HCT
JESD-30 代码：R-GDIP-T16长度：19.56 mm
负载电容（CL）：50 pF负载/预设输入：YES
逻辑集成电路类型：BINARY COUNTER工作模式：ASYNCHRONOUS
位数：14功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DIP封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
传播延迟（tpd）：60 ns认证状态：Qualified
筛选级别：MIL-STD-883座面最大高度：5.08 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：MILITARY
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：NEGATIVE EDGE宽度：7.62 mm
最小 fmax：16 MHzBase Number Matches：1

5962-8945801EA 数据手册

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CD54HC4020, CD74HC4020, CD54HCT4020, CD74HCT4020  
Switching Specifications Input t , t = 6ns (Continued)  
r
f
o
o
o
o
o
25 C  
-40 C TO 85 C -55 C TO 125 C  
TEST  
SYMBOL CONDITIONS  
V
CC  
(V)  
PARAMETER  
HCT TYPES  
MIN TYP MAX  
MIN  
MAX  
MIN  
MAX  
UNITS  
Propagation Delay Time  
(Figure 2)  
t
t
C = 50pF  
4.5  
-
-
40  
-
50  
-
60  
ns  
PLH,  
L
PHL  
CP to Q1’ Output  
C =15pF  
5
4.5  
5
-
-
-
-
-
-
-
-
17  
-
-
15  
-
-
-
-
-
-
-
-
-
-
19  
-
-
-
-
-
-
-
-
-
-
22  
-
ns  
ns  
ns  
ns  
ns  
ns  
pF  
pF  
L
Q to Q + 1  
t
t
C = 50pF  
L
n
n
PLH,  
t
PHL  
C =15pF  
6
L
MR to Q  
C = 50pF  
4.5  
5
-
40  
-
50  
-
60  
-
n
PLH,  
L
t
PHL  
C =15pF  
17  
-
L
Output Transition  
Input Capacitance  
t
, t  
C = 50pF  
4.5  
-
15  
10  
-
19  
10  
-
22  
10  
-
TLH THL  
L
C
C =15pF  
-
IN  
L
Power Dissipation Capaci-  
tance  
C
C =15pF  
5
30  
PD  
L
(Notes 3, 4)  
NOTES:  
3. C  
is used to determine the dynamic power consumption, per package.  
2
PD  
4. P = V  
f (C  
PD  
+ C ) where f = Input Frequency, C = Output Load Capacitance, V = Supply Voltage.  
CC  
D
CC  
i
L
i
L
Test Circuits and Waveforms  
I
t
+ t  
WH  
=
WL  
I
t C = 6ns  
fC  
L
r
L
t
+ t  
=
WL  
WH  
t C = 6ns  
t C  
f
L
f
t C  
f
L
CL  
r
L
3V  
V
CC  
90%  
10%  
2.7V  
0.3V  
CLOCK  
CLOCK  
50%  
10%  
1.3V  
0.3V  
50%  
t
50%  
1.3V  
t
1.3V  
GND  
GND  
t
t
WH  
WL  
WH  
WL  
NOTE: Outputs should be switching from 10% V  
to 90% V  
in  
NOTE: Outputs should be switching from 10% V  
to 90% V  
in  
CC  
CC  
CC  
CC  
accordance with device truth table. For f  
, input duty cycle = 50%.  
accordance with device truth table. For f  
, input duty cycle = 50%.  
MAX  
MAX  
FIGURE 1. HC CLOCK PULSE RISE AND FALL TIMES AND  
PULSE WIDTH  
FIGURE 2. HCT CLOCK PULSE RISE AND FALL TIMES AND  
PULSE WIDTH  
7
1...45678910...13

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