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5962-0151101QXC

更新时间： 2024-01-02 07:15:54

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艾法斯 - AEROFLEX		内存集成电路静态存储器
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14页	138K
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UT9Q512K32 16Megabit SRAM MCM

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5962-0151101QXC 技术参数

生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	GQFF,	针数：	68
Reach Compliance Code：	unknown	ECCN代码：	3A001.A.2.C
HTS代码：	8542.32.00.41	风险等级：	5.8
Is Samacsys：	N	最长访问时间：	25 ns
其他特性：	8 AND 16 BIT OPERATION IS ALSO POSSIBLE	备用内存宽度：	24
JESD-30 代码：	S-CQFP-F68	JESD-609代码：	e0/e4
长度：	22.352 mm	内存密度：	16777216 bit
内存集成电路类型：	SRAM MODULE	内存宽度：	32
功能数量：	1	端子数量：	68
字数：	524288 words	字数代码：	512000
工作模式：	ASYNCHRONOUS	最高工作温度：	125 °C
最低工作温度：	-40 °C	组织：	512KX32
封装主体材料：	CERAMIC, METAL-SEALED COFIRED	封装代码：	GQFF
封装形状：	SQUARE	封装形式：	FLATPACK, GUARD RING
并行/串行：	PARALLEL	认证状态：	Not Qualified
筛选级别：	MIL-PRF-38535 Class T	座面最大高度：	5.2324 mm
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子面层：	TIN LEAD/GOLD	端子形式：	FLAT
端子节距：	1.27 mm	端子位置：	QUAD
宽度：	22.352 mm	Base Number Matches：	1

5962-0151101QXC 数据手册

WRITE CYCLE

TYPICAL RADIATION HARDNESS

A combination of Wn less than V_IL(max) and En less than

V_IL(max) defines a write cycle. The state of G is a “don’t care”

The UT9Q512K32 SRAM incorporates features which allows

operation in a limited radiation environment.

for a write cycle. The outputs are placed in the high-impedance

state when eitherG is greater than V _IH(min), or when Wn is less

Table 2. Radiation Hardness

Design Specifications¹

than V (max).

Total Dose

krad(Si)

Write Cycle 1, the Write Enable-controlled Access is defined

by a write terminated byWn going high, with En still active.

The write pulse width is defined by t_WLWHwhen the write is

Heavy Ion

Error Rate²

<1E-8

Errors/Bit-Day

initiated byWn, and by t_ETWHwhen the write is initiated byEn.

Unless the outputs have been previously placed in the high-

impedance state byG, the user must wait t _WLQZbefore applying

Notes:

1. The SRAM will not latchup during radiation exposure under recommended

operating conditions.

2. 90% worst case particle environment, Geosynchronous orbit, 100 mils of

Aluminum.

data to the nine bidirectional pins DQ(7:0) to avoid bus

contention.

Write Cycle 2, the Chip Enable-controlled Access is defined by

a write terminated by the latter of En going inactive. The write

pulse width is defined by t_WLEFwhen the write is initiated by

Wn, and by t_ETEFwhen the write is initiated by the En going

active. For theWn initiated write, unless the outputs have been

previously placed in the high-impedance state byG, the user

must wait t_WLQZbefore applying data to the eight bidirectional

pins DQ(7:0) to avoid bus contention.

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型号	品牌	描述	获取价格	数据表
5962-0151101TXC	AEROFLEX	UT9Q512K32 16Megabit SRAM MCM	获取价格
5962-0151201VPA	TI	具有 40V VDD 和 5V 稳压输出的航天级 QMLV 1.5A/1.5A 双通	获取价格
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5962-0151502QXC	ACTEL	Field Programmable Gate Array, 72000 Gates, 139MHz, 6036-Cell, CMOS, CQFP256, CERAMIC, QFP	获取价格
5962-0151503QYC	ACTEL	Field Programmable Gate Array, 72000 Gates, 116MHz, 6036-Cell, CMOS, CQFP208, CERAMIC, QFP	获取价格
5962-0151504QYX	ACTEL	Field Programmable Gate Array, 72000 Gates, CMOS, CQFP208, CERAMIC, QFP-208	获取价格

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