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54F646DM

更新时间： 2024-01-03 11:36:36
品牌 Logo 应用领域
德州仪器 - TI 输出元件
页数 文件大小 规格书
18页 283K
描述
F/FAST SERIES, 8-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, CDIP24, 0.3000 INCH, CERAMIC, DIP-24

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54F646DM 技术参数

生命周期：Obsolete包装说明：DIP,
Reach Compliance Code：unknownECCN代码：3A001.A.2.C
HTS代码：8542.39.00.01风险等级：5.66
Is Samacsys：N其他特性：DIRECTION CONTROL; SELECT INPUT FOR MULTIPLEXED TRANSMISSION OF REGISTERED OR REAL TIME DATA
系列：F/FASTJESD-30 代码：R-GDIP-T24
负载电容（CL）：50 pF逻辑集成电路类型：REGISTERED BUS TRANSCEIVER
位数：8功能数量：1
端口数量：2端子数量：24
最高工作温度：125 °C最低工作温度：-55 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：CERAMIC, GLASS-SEALED封装代码：DIP
封装形状：RECTANGULAR封装形式：IN-LINE
最大电源电流（ICC）：150 mA传播延迟（tpd）：9.5 ns
认证状态：Not Qualified座面最大高度：5.715 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：TTL温度等级：MILITARY
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL宽度：7.62 mm
Base Number Matches：1

54F646DM 数据手册

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’F646/’F648  
AC Electrical Characteristics  
74F  
54F  
74F  
e a  
T
25 C  
§
5.0V  
A
e
50 pF  
e
T
, V  
CC  
e
Mil  
T
, V  
Com  
e
50 pF  
A
A CC  
e a  
Symbol  
Parameter  
V
Units  
CC  
C
C
L
L
e
C
Min  
90  
50 pF  
L
Max  
Min  
Max  
Min  
Max  
f
Maximum Clock Frequency  
75  
90  
MHz  
ns  
max  
t
t
Propagation Delay  
Clock to Bus  
2.0  
2.0  
7.0  
8.0  
2.0  
2.0  
8.5  
9.5  
2.0  
2.0  
8.0  
9.0  
PLH  
PHL  
t
t
Propagation Delay  
Bus to Bus (’F646)  
1.0  
1.0  
7.0  
6.5  
1.0  
1.0  
8.0  
8.0  
1.0  
1.0  
7.5  
7.0  
PLH  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
PHL  
t
t
Propagation Delay  
Bus to Bus (’F648)  
2.0  
1.0  
8.5  
7.5  
1.0  
1.0  
10.0  
9.0  
2.0  
1.0  
9.0  
8.0  
PLH  
PHL  
t
t
Propagation Delay  
2.0  
2.0  
8.5  
8.0  
2.0  
2.0  
11.0  
10.0  
2.0  
2.0  
9.5  
9.0  
PLH  
SBA or SAB to A or B  
PHL  
t
t
Enable Time  
OE to A or B  
2.0  
2.0  
8.5  
2.0  
2.0  
10.0  
13.5  
2.0  
2.0  
9.0  
PZH  
12.0  
12.5  
PZL  
t
t
Disable Time  
OE to A or B  
1.0  
2.0  
7.5  
9.0  
1.0  
2.0  
9.0  
1.0  
2.0  
8.5  
9.5  
PHZ  
11.0  
PLZ  
t
t
Enable Time  
DIR to A or B  
2.0  
2.0  
14.0  
13.0  
2.0  
2.0  
16.0  
15.0  
2.0  
2.0  
15.0  
14.0  
PZH  
PZL  
t
t
Disable Time  
DIR to A or B  
1.0  
2.0  
9.0  
1.0  
2.0  
10.0  
12.0  
1.0  
2.0  
9.5  
PHZ  
11.0  
11.5  
PLZ  
’F646/’F648  
AC Operating Requirements  
74F  
54F  
74F  
e a  
e a  
T
25 C  
§
5.0V  
A
e
e
Symbol  
Parameter  
T
, V  
CC  
Mil  
T
, V  
A CC  
Com  
Max  
Units  
A
V
CC  
Min  
Max  
Min  
Max  
Min  
t (H)  
s
Setup Time, HIGH or LOW  
Bus to Clock  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
ns  
ns  
ns  
t (L)  
s
t (H)  
h
Hold Time, HIGH or LOW  
Bus to Clock  
2.0  
2.0  
2.5  
2.5  
2.0  
2.0  
t (L)  
h
t
t
(H)  
(L)  
Clock Pulse Width  
HIGH or LOW  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
w
w
7
1...45678910...18

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54F646DMQB TI F/FAST SERIES, 8-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, CDIP24, 0.3000 INCH, CERAMIC, DI

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