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530BB67M5000DGR

更新时间： 2024-01-21 10:20:55

品牌	Logo	应用领域
芯科 - SILICON		石英晶振
页数	文件大小	规格书
12页	453K
描述
XO, Clock, 10MHz Min, 945MHz Max, 67.5MHz Nom

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技术参数
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530BB67M5000DGR 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	包装说明：	DILCC6,.2
Reach Compliance Code：	compliant	风险等级：	5.71
JESD-609代码：	e3	安装特点：	SURFACE MOUNT
端子数量：	6	最大工作频率：	945 MHz
最小工作频率：	10 MHz	标称工作频率：	67.5 MHz
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装等效代码：	DILCC6,.2
电源：	3.3 V	认证状态：	Not Qualified
子类别：	Other Oscillators	最大压摆率：	98 mA
标称供电电压：	3.3 V	表面贴装：	YES
端子面层：	Matte Tin (Sn)	Base Number Matches：	1

530BB67M5000DGR 数据手册

Si530/531

Table 4. CLK± Output Phase Jitter

Parameter

Symbol

Test Condition

Min

—

Typ

0.25

0.26

0.36

0.34

0.62

0.61

Max

0.40

0.37

0.50

0.42

—

Unit

Phase Jitter (RMS)¹

for F_OUT> 500 MHz

_J

12 kHz to 20 MHz (OC-48)

50 kHz to 80 MHz (OC-192)

12 kHz to 20 MHz (OC-48)

—

Phase Jitter (RMS)¹

for F_OUTof 125 to 500 MHz

—

50 kHz to 80 MHz (OC-192)

—

Phase Jitter (RMS)

for F_OUTof 10 to 160 MHz

CMOS Output Only

12 kHz to 20 MHz (OC-48)

—

50 kHz to 20 MHz

—

Notes:

1. Refer to AN256 for further information.

2. Max offset frequencies: 80 MHz for FOUT > 250 MHz, 20 MHz for 50 MHz < FOUT <250 MHz,

2 MHz for 10 MHz < FOUT <50 MHz.

Table 5. CLK± Output Period Jitter

Parameter

Period Jitter*

Symbol

Test Condition

RMS

Min

—

Typ

Max

—

Unit

PER

Peak-to-Peak

—

*Note: Any output mode, including CMOS, LVPECL, LVDS, CML. N = 1000 cycles. Refer to AN279 for further information.

Table 6. CLK± Output Phase Noise (Typical)

Offset Frequency (f)

120.00 MHz

LVDS

156.25 MHz

LVPECL

622.08 MHz

LVPECL

Unit

100 Hz

1 kHz

10 kHz

100 kHz

1 MHz

–112

–122

–132

–137

–144

–150

n/a

–105

–122

–128

–135

–144

–147

n/a

–97

–107

–116

–121

–134

–146

–148

dBc/Hz

10 MHz

100 MHz

Rev. 1.5

1 2 345 6 7...12

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