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ZM7332G-65508A-T2

更新时间： 2024-01-26 22:28:52
品牌 Logo 应用领域
BEL /
页数 文件大小 规格书
32页 1420K
描述
Power Supply Management Circuit, Fixed, 1 Channel, 9 X 9 MM, ROHS COMPLIANT, MO-220, QFN-64

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ZM7332G-65508A-T2 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFN
包装说明：HVQCCN,针数：64
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.82
可调阈值：NO模拟集成电路 - 其他类型：POWER SUPPLY MANAGEMENT CIRCUIT
JESD-30 代码：S-XQCC-N64JESD-609代码：e3
长度：9 mm湿度敏感等级：3
信道数量：1功能数量：1
端子数量：64最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
认证状态：Not Qualified座面最大高度：0.9 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：9 mmBase Number Matches：1

ZM7332G-65508A-T2 数据手册

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ZM7300G Series Digital Power Manager  
Preliminary Data Sheet  
7.4  
I2C Interface  
Parameter  
Conditions/Description  
Input low voltage  
Min  
-0.5  
Nom  
Max  
Units  
V
ViL  
ViH  
Vhys  
VoL  
tr  
0.3·VDD  
VDD+0.5  
Input high voltage  
0.7·VDD  
0.05·VDD  
0
V
Input hysteresis  
V
Output low voltage, ISINK=3mA  
Rise time for SDA and SCL  
Output fall time from ViHmin to ViLmax  
Input current each I/O pin, 0.1VDD<Vi<0.9VDD  
Capacitance for each I/O pin  
SCL clock frequency  
0.4  
300  
250  
10  
V
1
20+0.1Cb  
20+0.1Cb  
-10  
ns  
ns  
µA  
pF  
kHz  
1
tof  
Ii  
Ci  
10  
fSCL  
0
400  
Standard-Mode I2C (fSCL ≤ 100kHz)  
1
RPU  
tHDSTA  
tLOW  
External pull-up resistor  
Hold time (repeated) START condition  
Low period of the SCL clock  
1
1000/Cb  
kΩ  
µs  
µs  
µs  
µs  
µs  
ns  
µs  
µs  
4.0  
4.7  
4.0  
4.7  
0
tHIGH  
High period of the SCL clock  
tSUSTA  
tHDDAT  
tSUDAT  
tSUSTD  
tSUF  
Setup time for a repeated START condition  
Data hold time  
3.45  
Data setup time  
250  
4.0  
4.7  
Setup time for STOP condition  
Bus free time between a STOP and START condition  
Fast-Mode I2C (100kHz < fSCL≤ 400kHz)  
1
RPU  
tHDSTA  
tLOW  
External pull-up resistor  
Hold time (repeated) START condition  
Low period of the SCL clock  
1
300/Cb  
kΩ  
µs  
µs  
µs  
µs  
µs  
ns  
µs  
µs  
0.6  
1.3  
0.6  
0.6  
0
tHIGH  
High period of the SCL clock  
tSUSTA  
tHDDAT  
tSUDAT  
tSUSTD  
tSUF  
Setup time for a repeated START condition  
Data hold time  
0.9  
Data setup time  
100  
0.6  
1.3  
Setup time for STOP condition  
Bus free time between a STOP and START condition  
______________________________________  
1
Cb – bus capacitance in pF, typically from 10pF to 400pF  
Figure 2. I2C Timing Parameters  
REV. 2.2 OCT 23, 2006  
www.power-one.com  
Page 6 of 32  
1...3456789...32

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