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X4163S8Z-2.7

更新时间： 2024-02-19 10:41:01

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CPU Supervisor with 16K EEPROM

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X4163S8Z-2.7 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	SOIC
包装说明：	SOP,	针数：	8
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.69
Is Samacsys：	N	其他特性：	RESET THRESHOLD VOLTAGE IS 2.92V
可调阈值：	NO	模拟集成电路 - 其他类型：	POWER SUPPLY MANAGEMENT CIRCUIT
JESD-30 代码：	R-PDSO-G8	JESD-609代码：	e3
长度：	4.9022 mm	信道数量：	1
功能数量：	1	端子数量：	8
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	1.7272 mm	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	2.7 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	3.9116 mm	Base Number Matches：	1

X4163S8Z-2.7 数据手册

X4163, X4165

PIN CONFIGURATION

8 Ld JEDEC SOIC

8 Ld TSSOP

SCL

SDA

V_CC

S₀

S₁

SCL

SDA

V_SS

S₀

S₁

RESET/RESET

V_SS

RESET/RESET

PIN FUNCTION

Pin Pin

(SOIC) (TSSOP)

Name

S₀

Function

Device Select Input

S₁

RESET/

RESET

Reset Output. RESET/RESET is an active LOW/HIGH, open drain output which

goes active whenever V_CCfalls below the minimum V_CCsense level. It will remain

active until V_CCrises above the minimum V_CCsense level for 250ms.

RESET/RESET goes active if the Watchdog Timer is enabled and SDA remains

either HIGH or LOW longer than the selectable Watchdog time out period. A falling

edge on SDA, while SCL is HIGH, resets the Watchdog Timer. RESET/RESET

goes active on power up and remains active for 250ms after the power supply sta-

bilizes.

V_SS

Ground

SDA

Serial Data. SDA is a bidirectional pin used to transfer data into and out of the

device. It has an open drain output and may be wire ORed with other open drain

or open collector outputs. This pin requires a pull up resistor and the input buffer

is always active (not gated).

Watchdog Input. A HIGH to LOW transition on the SDA (while SCL is HIGH) restarts

the Watchdog timer. The absence of a HIGH to LOW transition within the watchdog

time out period results in RESET/RESET going active.

SCL

Serial Clock. The Serial Clock controls the serial bus timing for data input and output.

Write Protect. WP HIGH used in conjunction with WPEN bit prevents writes to

the control register.

V_CC

Supply Voltage

FN8120.1

May 12, 2006

1 2 345 6 7...22

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