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UPD3789CY

更新时间： 2024-02-12 16:33:20

品牌	Logo	应用领域
日电电子 - NEC		传感器换能器
页数	文件大小	规格书
20页	151K
描述
CCD Sensor, 5348 Horiz pixels, 5348 Vert pixels, 2-2.50V, Rectangular, Through Hole Mount, 10.16 MM, PLASTIC, DIP-32

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技术参数
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UPD3789CY 技术参数

生命周期：	Obsolete	包装说明：	10.16 MM, PLASTIC, DIP-32
Reach Compliance Code：	unknown	风险等级：	5.84
阵列类型：	LINEAR	主体宽度：	9.25 mm
主体高度：	4.55 mm	主体长度或直径：	55.2 mm
数据速率：	5 Mbps	动态范围：	68 dB
水平像素：	5348	外壳：	PLASTIC
安装特点：	THROUGH HOLE MOUNT	最高工作温度：	60 °C
最低工作温度：	-25 °C	输出范围：	2-2.50V
输出类型：	ANALOG VOLTAGE	封装形状/形式：	RECTANGULAR
灵敏度（V / lx.s）：	11.2 V/lx.s	传感器/换能器类型：	IMAGE SENSOR,CCD
最大供电电压：	12.6 V	最小供电电压：	11.4 V
表面贴装：	NO	端接类型：	SOLDER
垂直像素：	5348	Base Number Matches：	1

UPD3789CY 数据手册

µPD3798

ABSOLUTE MAXIMUM RATINGS (TA = +25°C)

Parameter

Output drain voltage

Symbol

Ratings

–0.3 to +15

–0.3 to +8

–25 to +60

–40 to +70

Unit

VOD

Shift register clock voltage

Vφ1, Vφ2

VφRB

Reset gate clock voltage

Reset feed-through level clamp clock voltage

Transfer gate clock voltage

Operating ambient temperature^Note

Storage temperature

VφCLB

VφTG1 to VφTG3

°C

T^stg

Note Use at the condition without dew condensation.

Caution Product quality may suffer if the absolute maximum rating is exceeded even momentarily for any

parameter. That is, the absolute maximum ratings are rated values at which the product is on the

verge of suffering physical damage, and therefore the product must be used under conditions that

ensure that the absolute maximum ratings are not exceeded.

RECOMMENDED OPERATING CONDITIONS (TA = +25°C)

Parameter

Output drain voltage

Symbol

MIN.

11.4

4.5

TYP.

12.0

5.0

MAX.

12.6

5.5

Unit

VOD

Shift register clock high level

Shift register clock low level

Reset gate clock high level

Vφ1H, Vφ2H

Vφ1L, Vφ2L

VφRBH

–0.3

4.5

+0.5

5.5

5.0

Reset gate clock low level

VφRBL

–0.3

4.5

+0.5

5.5

Reset feed-through level clamp clock high level

Reset feed-through level clamp clock low level

Transfer gate clock high level

Transfer gate clock low level

Data rate

VφCLBH

5.0

VφCLBL

–0.3

4.5

+0.5

_Vφ1HNote

VφTG1H to VφTG3H

VφTG1L to VφTG3L

fφRB

–0.3

–

+0.5

5.0

1.0

MHz

Note When Transfer gate clock high level (VφTG1H to VφTG3H) is higher than Shift register clock high level (Vφ1H),

Image lag can increase.

Data Sheet S14314EJ2V0DS

1 2 3 456 7 8...20

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型号	品牌	描述	获取价格	数据表
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