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SY10H641JC

更新时间： 2024-09-29 22:15:11
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麦瑞 - MICREL 逻辑集成电路驱动
页数 文件大小 规格书
5页 87K
描述
SINGLE SUPPLY 1:9 PECL-TO-TTL

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SY10H641JC 数据手册

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ClockWorks™  
SY10H641  
SINGLE SUPPLY 1:9  
PECL-TO-TTL  
SY100H641  
FEATURES  
DESCRIPTION  
■ Input frequencies up to 135MHz  
■ PECL-to-TTL version of popular ECLinPS E111  
■ Guaranteed low skew specification  
■ Latched input  
The SY10/100H641 are single supply, low skew  
translating 1:9 clock drivers. Devices in the Micrel-  
Synergy H600 translator series utilize the 28-lead PLCC  
for optimal power pinning, signal flow-through and  
electrical performance.  
■ Differential internal design  
The devices feature a 24mA TTL output stage with  
AC performance specified into a 50pF load capacitance.  
A latch is provided on-chip. When LEN is LOW (or left  
open, in which case it is pulled LOW by the internal pull-  
downs), the latch is transparent. A HIGH on the enable  
pin (EN) forces all outputs LOW.  
■ VBB output VECL for single-ended operation  
■ Single +5V supply  
■ Reset/enable  
■ Extra TTL and ECL power/ground pins  
The 10H version is compatible with MECL 10KH ECL  
logic levels. The 100H version is compatible with 100K  
levels.  
■ Choice of ECL compatibility: MECL 10KH (10Hxxx)  
or 100K (100Hxxx)  
■ Available in 28-pin PLCC package  
BLOCK DIAGRAM  
PIN CONFIGURATION  
TTL Outputs  
Q0  
25 24 23 22 21 20 19  
26  
27  
28  
1
18  
17  
16  
15  
14  
13  
12  
V
BB  
G
T
Q
5
D
D
Q1  
Q2  
VT  
TOP VIEW  
PLCC  
V
E
Q4  
2
VT  
LEN  
3
G
E
Q
3
4
GT  
EN  
5
6
7
8
9
10 11  
Q3  
PECL Input  
D
D
Q
D
Q4  
Q5  
Q6  
PIN NAMES  
VBB  
Pin  
GT  
Function  
LEN  
EN  
TTL Ground (0V)  
TTL VCC (+5.0V)  
ECL VCC (+5.0V)  
ECL Ground (0V)  
Signal Input (PECL)  
VT  
VE  
GE  
D, D  
VBB  
Q0 - Q8  
EN  
Q7  
Q8  
VBB Reference Output (PECL)  
Signal Outputs (TTL)  
Enable Input (PECL)  
LEN  
Latch Enable Input (PECL)  
Rev.: D  
Amendment:/0  
Issue Date: March, 1999  
1
12345

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SY10H641JC 替代型号

型号 品牌 替代类型 描述 数据表
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