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SY10E156JCTR

更新时间： 2024-01-02 18:07:09
品牌 Logo 应用领域
麦瑞 - MICREL 触发器锁存器逻辑集成电路
页数 文件大小 规格书
4页 64K
描述
3-BIT 4:1 MUX-LATCH

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SY10E156JCTR 技术参数

是否Rohs认证： 不符合生命周期：Transferred
Reach Compliance Code：unknown风险等级：5.81
Is Samacsys：N其他特性：THREE 4:1 MUX FOLLOWED BY LATCH; WITH DUAL LATCH ENABLE
系列：10EJESD-30 代码：S-PQCC-J28
JESD-609代码：e0逻辑集成电路类型：D LATCH
位数：3功能数量：1
输入次数：4端子数量：28
最高工作温度：85 °C最低工作温度：
输出特性：OPEN-EMITTER输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC28,.5SQ封装形状：SQUARE
封装形式：CHIP CARRIER包装方法：TAPE AND REEL
电源：-5.2 V最大电源电流（ICC）：90 mA
Prop。Delay @ Nom-Sup：0.9 ns传播延迟（tpd）：0.8 ns
认证状态：Not Qualified子类别：Multiplexer/Demultiplexers
表面贴装：YES技术：ECL
温度等级：OTHER端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD触发器类型：LOW LEVEL
Base Number Matches：1

SY10E156JCTR 数据手册

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3-BIT 4:1  
MUX-LATCH  
SY10E156  
SY100E156  
FEATURES  
DESCRIPTION  
The SY10/100E156 offer three 4:1 multiplexers followed  
by latches with differential outputs, designed for use in  
new, high-performance ECL systems. The two external  
latch enable signals (LEN1 and LEN2) are gated through a  
logical OR operation before use as control for the three  
latches. When both LEN1 and LEN2 are at a logic LOW, the  
latches are transparent, thus presenting the data from the  
multiplexers at the output pins. If either LEN1 or LEN2 (or  
both) are at a logic HIGH, the outputs are latched.  
The multiplexer operation is controlled by the Select  
(SEL0, SEL1) signals which select one of the four bits of  
input data at each mux to be passed through.  
■ 900ps max. D to output  
■ Extended 100E VEE range of –4.2V to –5.5V  
■ 800ps max. LEN to output  
■ Differential outputs  
■ Asynchronous Master Reset  
■ Dual latch enables  
■ Fully compatible with industry standard 10KH,  
100K ECL levels  
■ Internal 75KΩ input pulldown resistors  
■ Fully compatible with Motorola MC10E/100E156  
■ Available in 28-pin PLCC package  
The MR (Master Reset) signal operates asynchronously  
to take all outputs to a logic LOW.  
BLOCK DIAGRAM  
PIN CONFIGURATION  
D
D
D
D
0a  
0b  
0c  
0d  
Q
0
0
D
4:1  
E
N
MUX  
25 24 23 22 21 20 19  
Q
SEL  
SEL  
MR  
0
R
R
R
26  
27  
28  
1
18  
17  
16  
15  
14  
13  
12  
Q2  
1
Q
2
V
CC  
PLCC  
TOP VIEW  
J28-1  
D1a  
D1b  
D1c  
D1d  
V
EE  
Q
Q
1
1
Q
1
1
D
4:1  
MUX  
LEN  
1
2
E
N
Q
LEN  
2
3
VCCO  
D
1c  
4
Q0  
5
6
7
8
9
10 11  
D2a  
D2b  
D2c  
D2d  
Q
2
2
D
4:1  
MUX  
E
N
Q
SEL  
0
1
PIN NAMES  
SEL  
Pin  
D0x–D2x  
SEL0, SEL1  
LEN1, LEN2  
MR  
Function  
LEN  
1
2
Input Data  
LEN  
Select Inputs  
Latch Enables  
Master Reset  
True Outputs  
Inverted Outputs  
VCC to Output  
MR  
Q0–Q2  
Q0–Q2  
VCCO  
Rev.: C  
Amendment: /1  
Issue Date: February, 1998  
1
1234

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