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STE10/100A PDF预览

STE10/100A

更新时间： 2024-02-02 21:27:28
品牌 Logo 应用领域
其他 - ETC 外围集成电路数据传输控制器PC局域网时钟
页数 文件大小 规格书
67页 395K
描述
LAN NODE CONTROLLER

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STE10/100A 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：QFP包装说明：14 X 20 MM, 2.70 MM HEIGHT, PLASTIC, QFP-128
针数：128Reach Compliance Code：compliant
HTS代码：8542.31.00.01风险等级：5.77
Is Samacsys：N地址总线宽度：32
边界扫描：NO总线兼容性：PCI
最大时钟频率：25 MHz数据编码/解码方法：NRZ; NRZI; BIPH-LEVEL(MANCHESTER)
最大数据传输速率：12.5 MBps外部数据总线宽度：32
JESD-30 代码：R-PQFP-G128JESD-609代码：e4
长度：20 mm低功率模式：YES
串行 I/O 数：1端子数量：128
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：FQFP
封装等效代码：QFP128,.67X.93,20封装形状：RECTANGULAR
封装形式：FLATPACK, FINE PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V认证状态：Not Qualified
座面最大高度：3.4 mm子类别：Serial IO/Communication Controllers
最大供电电压：3.46 V最小供电电压：3.14 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：14 mm
uPs/uCs/外围集成电路类型：SERIAL IO/COMMUNICATION CONTROLLER, LANBase Number Matches：1

STE10/100A 数据手册

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STE10/100A  
4.0 4. PIN DESCRIPTION  
Table 1. Pin Description  
Pin No.  
Name  
Type  
Description  
PCI bus Interface  
113  
114  
INTA#  
RST#  
O/D  
I
PCI interrupt request. STE10/100A asserts this signal when one of the interrupt  
event is set.  
PCI Reset signal to initialize the STE10/100A. The RST signal should be  
asserted for at least 100µs to ensure that the STE10/100A completes  
initialization. During the reset period, all the output pins of STE10/100A will be  
placed in a high-impedance state and all the O/D pins are floated.  
116  
PCI-CLK  
I
PCI clock input to STE10/100A for PCI Bus functions. The Bus signals are  
synchronized relative to the rising edge of PCI-CLK PCI-CLK must operate at a  
frequency in the range between 20MHz and 33MHz to ensure proper network  
operation  
117  
118  
119  
GNT#  
REQ#  
PME#  
I
PCI Bus Granted. This signal indicates that the STE10/100A has been granted  
ownership of the PCI Bus as a result of a Bus Request.  
O
PCI Bus Request. STE10/100A asserts this line when it needs access to the PCI  
Bus.  
O
OD  
The Power Management Event signal is an open drain, active low signal. The  
STE10/100A will assert PME# to indicate that a power management event has  
occurred.  
When WOL (bit 18 of CSR18) is set, the STE10/100A is placed in Wake On LAN  
mode. While in this mode, the STE10/100A will activate the PME# signal upon  
receipt of a Magic Packet frame from the network.  
In the Wake On LAN mode, when LWS (bit 17 of CSR18) is set, the LAN-WAKE  
signal follows HP’s protocol; otherwise, it is IBM protocol.  
120,121 AD-31,30  
123,124 AD-29,28  
126,127 AD-27,26  
I/O  
Multiplexed PCI Bus address/data pins  
1,2  
6,7  
9,10  
12,13  
15,16  
29,30  
32~35  
37  
AD-25,24  
AD-23,22  
AD-21,20  
AD-19,18  
AD-17,16  
AD-15,14  
AD-13~10  
AD-9  
41  
AD-8  
43,44  
46,47  
49,50  
52,53  
AD-7, 6  
AD-5,4  
AD-3,2  
AD-1,0  
3
C-BEB3  
C-BEB2  
C-BEB1  
C-BEB0  
I/O  
Bus command and byte enable  
17  
28  
42  
4
IDSEL  
I
Initialization Device Select. This signal is asserted when the host issues  
configuration cycles to the STE10/100A.  
18  
20  
FRAME#  
IRDY#  
I/O  
I/O  
Asserted by PCI Bus master during bus tenure  
Master device is ready to begin data transaction  
5/67  
12345678...67

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型号 品牌 描述 获取价格 数据表
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