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SN54AS109J PDF预览

SN54AS109J

更新时间： 2024-09-30 20:42:15
品牌 Logo 应用领域
德州仪器 - TI 逻辑集成电路触发器
页数 文件大小 规格书
7页 110K
描述
Dual J-K Positive-Edge-Triggered Flip-Flops 16-CDIP -55 to 125

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SN54AS109J 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：DIP
包装说明：DIP, DIP16,.3针数：16
Reach Compliance Code：not_compliantHTS代码：8542.39.00.01
风险等级：5.61系列：AS
JESD-30 代码：R-GDIP-T16JESD-609代码：e0
长度：19.56 mm负载电容（CL）：50 pF
逻辑集成电路类型：J-KBAR FLIP-FLOP位数：2
功能数量：2端子数量：16
最高工作温度：125 °C最低工作温度：-55 °C
输出极性：COMPLEMENTARY封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT SPECIFIED最大电源电流（ICC）：17 mA
传播延迟（tpd）：10.5 ns认证状态：Not Qualified
座面最大高度：5.08 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：TTL温度等级：MILITARY
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：7.62 mm最小 fmax：90 MHz
Base Number Matches：1

SN54AS109J 数据手册

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SN54ALS109A, SN54AS109A, SN74ALS109A, SN74AS109A  
DUAL J-K POSITIVE-EDGE-TRIGGERED FLIP-FLOPS  
WITH CLEAR AND PRESET  
SDAS198B – APRIL 1982 – REVISED AUGUST 1995  
SN54ALS109A, SN54AS109A . . . J PACKAGE  
SN74ALS109A, SN74AS109A . . . D OR N PACKAGE  
• Package Options Include Plastic  
Small-Outline (D) Packages, Ceramic Chip  
Carriers (FK), and Standard Plastic (N) and  
Ceramic (J) 300-mil DIPs  
(TOP VIEW)  
1CLR  
1J  
V
CC  
2CLR  
2J  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
TYPICAL MAXIMUM TYPICAL POWER  
1K  
CLOCK  
FREQUENCY  
(MHz)  
DISSIPATION  
PER FLIP-FLOP  
(mW)  
TYPE  
1CLK  
1PRE  
1Q  
2K  
2CLK  
′ALS109A  
′AS109A  
50  
6
11 2PRE  
129  
29  
10  
9
1Q  
2Q  
2Q  
GND  
description  
These devices contain two independent J-K  
positive-edge-triggered flip-flops. A low level at  
the preset (PRE) or clear (CLR) inputs sets or  
resets the outputs regardless of the levels of the  
other inputs. When PRE and CLR are inactive  
(high), data at the J and K inputs meeting the  
setup-time requirements are transferred to the  
outputs on the positive-going edge of the clock  
(CLK) pulse. Clock triggering occurs at a voltage  
level and is not directly related to the rise time of  
the clock pulse. Following the hold-time interval,  
data at the J and K inputs can be changed without  
affecting the levels at the outputs. These versatile  
flip-flops can perform as toggle flip-flops by  
grounding K and tying J high. They also can  
perform as D-type flip-flops if J and K are tied  
together.  
SN54ALS109A, SN54AS109A . . . FK PACKAGE  
(TOP VIEW)  
3
2
1 20 19  
18  
1K  
1CLK  
NC  
4
5
6
7
8
2J  
17  
16  
15  
14  
2K  
NC  
1PRE  
1Q  
2CLK  
2PRE  
9 10 11 12 13  
NC – No internal connection  
The SN54ALS109A and SN54AS109A are characterized for operation over the full military temperature range  
of –55°C to 125°C. The SN74ALS109A and SN74AS109A are characterized for operation from 0°C to 70°C.  
FUNCTION TABLE  
INPUTS  
OUTPUTS  
PRE  
L
CLR  
H
CLK  
X
J
X
X
X
L
K
X
X
X
L
Q
H
L
Q
L
H
L
X
H
†
H
†
H
L
L
X
H
H
↑
L
H
H
H
↑
H
L
L
Toggle  
H
H
↑
H
H
X
Q0  
H
Q0  
L
H
H
↑
H
X
H
H
L
Q0  
Q0  
†
The output levels in this configuration are not specified to  
meet the minimum levels for V if the lows at PRE and  
OH  
maximum. Furthermore, this  
CLR are near  
V
IL  
configuration is nonstable; that is, it does not persist when  
either PRE or CLR returns to its inactive (high) level.  
Copyright 1995, Texas Instruments Incorporated  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567

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型号 品牌 获取价格 描述 数据表
SN54AS10FH TI

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