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SC102202CPV

更新时间： 2024-02-11 19:16:24
品牌 Logo 应用领域
恩智浦 - NXP 时钟外围集成电路
页数 文件大小 规格书
142页 6530K
描述
16-BIT, FLASH, 25MHz, MICROCONTROLLER, PQFP112, LQFP-112

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SC102202CPV 技术参数

生命周期：Transferred零件包装代码：QFP
包装说明：LQFP,针数：112
Reach Compliance Code：unknownECCN代码：3A001.A.3
HTS代码：8542.31.00.01风险等级：5.74
具有ADC：YES其他特性：ALSO REQUIRES 5V SUPPLY
地址总线宽度：20位大小：16
最大时钟频率：50 MHzDAC 通道：NO
DMA 通道：NO外部数据总线宽度：16
JESD-30 代码：S-PQFP-G112长度：20 mm
I/O 线路数量：91端子数量：112
最高工作温度：85 °C最低工作温度：-40 °C
PWM 通道：YES封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE认证状态：Not Qualified
ROM可编程性：FLASH座面最大高度：1.6 mm
速度：25 MHz最大供电电压：2.75 V
最小供电电压：2.35 V标称供电电压：2.5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
宽度：20 mmuPs/uCs/外围集成电路类型：MICROCONTROLLER
Base Number Matches：1

SC102202CPV 数据手册

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Device User Guide — 9S12DT128DGV2/D V02.15  
Description of Changes  
Version Revision Effective  
Author  
Number  
Date  
Date  
Changed XCLKS to PE7 in Table 2-2  
Updated device part numbers in Figure 2-1  
Updated BDM clock in Figure 3-1  
Removed SIM description in overview & nUPOSC spec in Table A-15  
08 Mar  
2002  
08 Mar  
2002  
V02.02  
Updated electrical spec of VDD & VDDPLL (Table A-4), IOL/IOH  
(Table A-6), CINS (Table A-9), CIN (Table A-6 & A-15),  
Updated interrupt pulse timing variables in Table A-6  
Updated device part numbers in Figure 2-1  
Added document numbers on cover page and Table 0-2  
Cleaned up Fig. 1-1, 2-1  
Updated Section 1.5 descriptions  
Corrected PE assignment in Table 2-2, Fig. 2-5,6,7.  
Corrected NVM sizes in Sections 16, 17  
Added IREF spec for 1ATD in Table A-8  
14 Mar  
2002  
14 Mar  
2002  
V02.03  
Added Blank Check in A.3.1.5 and Table A-11  
Updated CRG spec in Table A-15  
Added:  
Pull-up columns to signal table,  
Example for PLL Filter calculation,  
Thermal values for junction to board and package,  
BGND pin pull-up  
Part Order Information  
Global Register Table  
Chip Configuration Summary  
Device specific info on CRG  
Modified:  
16 Aug  
2002  
16 Aug  
2002  
V02.04  
Reduced Wait and Run IDD values  
Mode of Operation chapter  
Changed leakage current for ADC inputs down to +-1uA  
Minor modification of PLL frequency/ voltage gain values  
Corrected:  
Pin names/functions on 80 pin packages  
Interrupt vector table enable register inconsistencies  
PCB layout for 80QFP VREGEN position  
12 Sep  
2002  
12 Sep  
2002  
Corrected:  
Register address mismatches in 1.5.1  
V02.05  
V02.06  
Removed document order no. from Revision History pages  
Renamed "Preface" section to "Derivative Differences and  
Document references". Added details for derivatives missing  
CAN0/1/4, BDLC, IIC and/or Byteflight  
Added 2L40K mask set in section 1.6  
Added OSC User Guide in Preface, “Document References”  
Added oscillator clock connection to BDM in S12_CORE in fig 3-1  
Corrected several register and bit names in “Local Enable” column  
of Table 5.1 Interrupt Vector Locations  
06 Nov  
2002  
06 Nov  
2002  
Section HCS12 Core Block Description: mentioned alternate clock  
of BDM to be equivalent to oscillator clock  
Added new section: “Oscillator (OSC) Block Description”  
Corrected in footnote of Table "PLL Characteristics": fOSC = 4MHz  
Freescale Semiconductor  
3
1234567...142

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