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S71NS256PC0ZJETW3

更新时间： 2024-02-29 05:30:51

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飞索 - SPANSION		/
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Memory IC,

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S71NS256PC0ZJETW3 技术参数

是否Rohs认证：	符合	生命周期：	Transferred
包装说明：	,	Reach Compliance Code：	unknown
风险等级：	5.69	Base Number Matches：	1

S71NS256PC0ZJETW3 数据手册

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D a t a S h e e t ( P r e l i m i n a r y )

1.2

Product Selector Guide

Device OPN

Flash Density

pSRAM Density

MCP Speed (MHz)

pSRAM Supplier

Package

S71NS128PB0ZJETV

S71NS128PB0ZHETW

S71NS128PB0ZJEJR

S71NS128PB0ZHETS

S71NS128PC0ZHETV

S71NS128PC0ZJETV

S71NS128PC0ZHETW

S71NS128PC0ZJEJR

S71NS128PC0ZHETS

S71NS256PB0ZJETV

S71NS256PB0ZHETW

S71NS256PB0ZJEJR

S71NS256PB0ZHETS

S71NS256PC0ZHETV

S71NS256PC0ZHETW

S71NS256PC0ZJETV

S71NS256PC0ZJEJR

S71NS256PC0ZHETS

32 Mb

128 Mb

64 Mb

32 Mb

64 Mb

9.2 x 8.0 mm,

56-ball MCP

Type 3

256 Mb

2. Input/Output Descriptions

Table 2.1 identifies the input and output package connections provided on the device.

Table 2.1 Input/Output Descriptions (Sheet 1 of 2)

Symbol

Description

Flash

RAM

AMAX – A16

Address inputs

A/DQ15-A/DQ0 Multiplexed Address/Data

OE#

WE#

Output Enable input. Asynchronous relative to CLK for the Burst mode.

Write Enable input.

Ground

No Connect; not connected internally

Ready output; indicates the status of the Burst read.

Flash Memory RDY (using default “Active HIGH” configuration)

= data invalid

= data valid

Note: The default polarity for the pSRAM WAIT signal is opposite the default polarity of the

Flash RDY signal.

F-RDY/R-WAIT

pSRAM WAIT (using default “Active HIGH” configuration)

= data valid

= data invalid

To match polarities, change bit 10 of the pSRAM Bus Configuration Register to 0 (Active

LOW WAIT). Alternately, change bit 10 of the Flash Configuration Register to 0 (Active LOW

RDY)

Clock input. In burst mode, after the initial word is output, subsequent active edges of CLK

CLK

increment the internal address counter. Should be at V or V while in asynchronous mode

Address Valid input. Indicates to device that the valid address is present on the address

inputs.

AVD#

Low = for asynchronous mode, indicates valid address; for burst mode, causes starting

address to be latched.

High = device ignores address inputs

F-RST#

Hardware reset input. Low = device resets and returns to reading array data

March 30, 2010 S71NS-P_00_07

S71NS-P Memory Subsystem Solutions

1 2 3 456 7 8...12

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型号	品牌	描述	获取价格	数据表
S71NS256RC0AHKKL0	SPANSION	Memory Circuit, 16MX16, CMOS, PBGA56, 7.70 X 6.20 MM, 1 MM HEIGHT, 0.50 MM PITCH, LEAD FRE	获取价格
S71NS256RC0ZHKJL2	SPANSION	Memory Circuit, 16MX16, CMOS, PBGA56, 7.70 X 6.20 MM, 0.50 MM PITCH, LEAD FREE, VFBGA-56	获取价格
S71NS256RD0AHKKL0	SPANSION	Memory Circuit, 16MX16, CMOS, PBGA56, 7.70 X 6.20 MM, 1 MM HEIGHT, 0.50 MM PITCH, LEAD FRE	获取价格
S71NS256RD0AHKKL3	SPANSION	Memory Circuit, 16MX16, CMOS, PBGA56, 7.70 X 6.20 MM, 1 MM HEIGHT, 0.50 MM PITCH, LEAD FRE	获取价格
S71NS256RD0ZHEJL3	SPANSION	Memory Circuit, 16MX16, CMOS, PBGA56, 9.20 X 8 MM, 0.50 MM PITCH, LEAD FREE, VFBGA-56	获取价格
S71NS512PD0ZHEUR0	CYPRESS	Memory IC,	获取价格

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