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QLUM3216-PQ208C

更新时间： 2024-09-27 23:30:43
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Telecommunication IC

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QLUM3216-PQ208C 数据手册

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QLUM3216-PQ208C Device Data Sheet  
Utopia Level 3 to Level 2 Master/Master Bridge  
• • • • • •  
1.0 Utopia Level 3 to Level 2 Master Bridge Features  
• Implements one Utopia L3 Master and one Utopia L2 Master providing a solution to  
bridge Utopia Slave devices of different Levels  
• Compliant with ATM-Forum af-phy-0039.000 (L2) and af-phy-0136.000  
(L3) specification  
• Single chip solution for improved system integration  
• Supports 16 Bit busses on both interfaces, single PHY  
• Support for cell level transfer mode  
• Meets 50MHz performance on Level 2 interface offering up to 800Mbps cell  
rate transfers  
• Cell and clock rate decoupling with on chip FIFOs  
• Up to 1.5 KByte of on chip FIFO per data direction  
• Integrated management interface and built-in errored cell discard  
• ATM Cell size programmable via external pins from 16 to 128 bytes  
• Optional Utopia parity generation/checking enable/disable via external pin  
• Built in JTAG port (IEEE1149 compliant)  
• Simulation model available for system level verification (Contact Quicklogic for details)  
• Solution also available as flexible Soft-IP core, delivered with a full device modelization  
and verification testbenches  
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QLUM3216-PQ208C Device Data Sheet  
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