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QLUS3317-PQ208C

更新时间： 2024-09-29 23:30:43
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Telecommunication IC

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QLUS3317-PQ208C 数据手册

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QLUS3317-PQ208C Device Data Sheet  
Utopia Level 3 Slave Bridges  
• • • • • •  
1.0 Utopia Level 3 (L3) Bridge Core Features  
• Implements two Utopia L3 Slaves providing a solution to bridge Utopia Master devices  
• Compliant with ATM-Forum af-phy-0136.000 (Utopia L3)  
• Meets 104MHz performance offering up to 1.6Gbps cell rate transfers  
• Single chip solution for improved system integration  
• Support cell level transfer mode, single PHY  
• Cell and clock rate decoupling with on chip FIFOs  
• Up to 1.5 KByte of on chip FIFO per data direction  
• Integrated management interface and built-in errored cell discard  
• ATM Cell size programmable via external pins from 16 to 128 bytes  
• Optional Utopia parity generation/checking enable/disable via external pin  
• Built in JTAG port (IEEE1149 compliant)  
• Simulation model available for system level verification (Contact Quicklogic for details)  
• Solution also available as flexible Soft-IP core, delivered with a full device modelization  
and verification testbenches  
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QLUS3317-PQ208C Device Data Sheet  
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