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Datasheet > 微控制器和处理器 > 时钟发生器> PL613-05-XXXMIR

PL613-05-XXXMIR PDF预览

PL613-05-XXXMIR

更新时间： 2024-01-27 02:02:26

品牌	Logo	应用领域
PLL		时钟
页数	文件大小	规格书
9页	455K
描述
1.8V-3.3V PicoTreoTM, 3-PLL, 200MHz, 5 Output Clock IC

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技术参数
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PL613-05-XXXMIR 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	SOP, SOP8,.24	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.75	其他特性：	ALSO OPERATES AT 1.8 V AND 2.5 V NOMINAL SUPPLY
JESD-30 代码：	R-PDSO-G8	长度：	4.9 mm
端子数量：	8	最高工作温度：	85 °C
最低工作温度：	-40 °C	最大输出时钟频率：	200 MHz
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装等效代码：	SOP8,.24	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	主时钟/晶体标称频率：	200 MHz
座面最大高度：	1.75 mm	最大压摆率：	21 mA
最大供电电压：	3.63 V	最小供电电压：	2.97 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	宽度：	3.9 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER	Base Number Matches：	1

PL613-05-XXXMIR 数据手册

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(Preliminary)

1.8V-3.3V PicoTreo^TM, 3-PLL, 200MHz, 5 Output Clock IC

PIN CONFIGURATION

GND

CLK4/CSEL^

CLK2/OEM^/PDB^

VDD

1

2

3

4

5

10

9

XIN/FIN

XOUT

VDD

XIN/FIN

CLK2/OEM^/PDB^

VDD

1

2

3

4

8

7

6

5

XOUT

VDD

8

CLK1

GND

7

CLK1

CLK0

CLK0

CLK3

6

SOP-8L

MSOP-10L

^ Denotes internal pull up

PACKAGE PIN ASSIGNMENT

Package Pin #

Name

Type

Description

MSOP-10L SOP-8L

GND

1

5

P

GND connection

- Programmable Clock (CLK4) output or

- Configuration Switching input

CLK4/CSEL

2

-

B*

- Programmable Clock (CLK2) output, or

CLK2/OEM/PDB

3

2

B*

- Output Enable Master (OEM) for all clock outputs, or

- Power Down mode (PDB) input

VDD

4, 8

5

3, 7

P

O

B*

O

O

I

VDD connection

CLK3

CLK0

CLK1

XOUT

XIN/FIN

-

Programmable Clock (CLK3) output

Programmable Clock (CLK0) output

Programmable Clock (CLK1) output

Crystal output pin. Do Not Connect when using FIN

Crystal or Reference Clock input

6

4

6

8

1

7

9

10

* Note: All bidirectional buffers (I/Os) incorporate an internal 60KΩ pull up resistor except when PDB mode is used. In

configurations that use PDB, the PDB pin will have a 10MΩ pull up resistor.

KEY PROGRAMMING PARAMETERS

CLK[ 0:4 ]

Output Frequency

Output Drive Strength

Programmable Input/Output

CLK[0]

F_VCO2/ P

Each output has

three optional drive

strengths to choose

from. They are:

Most pins are multi-function I/Os and can be

configured as:

CLK[1,2]

 OEM – (Master OE controlling all outputs)

 CSEL – (Device Configuration Switching)

 PDB – (Power Down)

 CLK[0:4] – (Output)

 HiZ or Active Low disabled state

F_VCOx/ (P*(1,2,4,8)) or F_REF/ (P*(1,2,4,8))

CLK[3]

 Low: 4mA

 Std: 8mA (default)

 High:16mA

F_VCO2/ (P*(1,2,4,8)) or F_REF/ (P*(1,2,4,8))

CLK[4]

F_VCO3/ P or F_REF/ P

Where F_VCO= F_REF* M / R

M = 11 bit

R = 8 bit

P = 5 bit (Odd/Even Divider)

47745 Fremont Blvd., Fremont, California 94538 Tel (510) 492-0990 Fax (510) 492-0991 www.phaselink.com Rev 7/2/07 Page 2

123 4 5 6 7...9

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型号	品牌	描述	获取价格	数据表
PL613-05-XXXSC	PLL	1.8V-3.3V PicoTreoTM, 3-PLL, 200MHz, 5 Output Clock IC	获取价格
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