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PL613-21-XXXQC-R

更新时间： 2024-02-23 03:12:42

品牌	Logo	应用领域
美国微芯 - MICROCHIP		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
9页	422K
描述
OTHER CLOCK GENERATOR

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PL613-21-XXXQC-R 技术参数

生命周期：	Active	包装说明：	HVSON,
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.48
JESD-30 代码：	S-PDSO-N16	长度：	3 mm
端子数量：	16	最高工作温度：	70 °C
最低工作温度：		最大输出时钟频率：	125 MHz
封装主体材料：	PLASTIC/EPOXY	封装代码：	HVSON
封装形状：	SQUARE	封装形式：	SMALL OUTLINE, HEAT SINK/SLUG, VERY THIN PROFILE
主时钟/晶体标称频率：	40 MHz	座面最大高度：	0.8 mm
最大供电电压：	3.63 V	最小供电电压：	2.97 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	DUAL	宽度：	3 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER	Base Number Matches：	1

PL613-21-XXXQC-R 数据手册

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PL613-21

Ultra Low Power PicoPLL, Programmable 3-PLL Clock IC

FEATURES

PIN CONFIGURATION

 Designed for PCB Space Savings with 3 Low-

Power Programmable PLLs

 Ultra Low-Power Consumption

 Ultra-Low Power Down Mode, <5A Typical

 CLK1 Capable of Generating 32.768kHz

 Individual Output Buffer V_DDPins for Flexible

Output Voltages, 1.8V to 3.3V, ±10%

 Individual PLL Power Down Control

 Output Frequency (based on V_{DD_CORE}voltage):

o <65MHz @ 1.8V operation

12 11 10

13

9

4

PDB4

CLK4

V_DD4

CLK3

8

7

6

5

P61321

XXX(I)

LLL

PDB2_3

V_{DD2_3}

CLK2

14

15

16

PDB1

1

2

3

o <90MHz @ 2.5V operation

o <125MHz @ 3.3V operation

 Input Frequency:

o Fundamental Crystal: 10MHz to 40MHz

o Reference Input: 10MHz to 200MHz

 Active Low or Hi-Z Disabled Output State

 1.8V to 3.3V, ±10% Core Power Supply

 1.8V to 3.3V, ±10% Buffer Power Supply

 Operating Temperature Ranges:

o Commercial: 0C to 70C

QFN-16L Package

o Industrial: -40C to 85C

 Available in GREEN/RoHS Compliant 3x3 QFN

Package

DESCRIPTION

The PL613-21 is an advanced three PLL design based on PicoPLL, the world’s smallest programmable clock

technology. This advanced technology allows the PL613-21 to fit in to a small 3x3mm QFN package for high

performance, low-power, small form-factor applications. By using the individual output buffer V_DDpins, the

PL613-21 can support multiple output voltage requirements. In addition, CLK1 has the ability to generate kHz

outputs and is ideal for generating 32.768kHz outputs.

The unique power down features of the PL613-21 allows the user to shut down individual PLLs when the corresponding

clock output is disabled using the PDB pins. The output drive strength can be individually programmed on each output to

Low (4mA), Standard (8mA) or High (16mA) drive. In addition, the disabled state of the clock outputs can be

programmed as Hi-Z or Active Low.

Besides its small form factor and multiple outputs that can reduce overall system costs, the PL613-21 offers superior

phase noise, jitter and power consumption performance.

Micrel Inc. • 2180 Fortune Drive • San Jose, CA 95131 • USA • tel +1(408) 944 -0800 • fax +1(408) 474-1000 • www.micrel.com Rev 8/11/10 Page 1

12 3 4 5 6 7...9

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型号	品牌	描述	获取价格	数据表
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