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PL613-21-XXXQC-R

更新时间： 2024-01-23 04:45:05
品牌 Logo 应用领域
美国微芯 - MICROCHIP 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
9页 422K
描述
OTHER CLOCK GENERATOR

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PL613-21-XXXQC-R 技术参数

生命周期：Active包装说明：HVSON,
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.48
JESD-30 代码：S-PDSO-N16长度：3 mm
端子数量：16最高工作温度：70 °C
最低工作温度：最大输出时钟频率：125 MHz
封装主体材料：PLASTIC/EPOXY封装代码：HVSON
封装形状：SQUARE封装形式：SMALL OUTLINE, HEAT SINK/SLUG, VERY THIN PROFILE
主时钟/晶体标称频率：40 MHz座面最大高度：0.8 mm
最大供电电压：3.63 V最小供电电压：2.97 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：NO LEAD端子节距：0.5 mm
端子位置：DUAL宽度：3 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

PL613-21-XXXQC-R 数据手册

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PL613-21  
Ultra Low Power PicoPLL, Programmable 3-PLL Clock IC  
AC SPECIFICATIONS  
PARAMETERS  
CONDITIONS  
Fundamental Crystal  
MIN  
TYP  
MAX UNITS  
Input (XIN) Frequency  
10  
10  
40  
200  
100  
3.3  
125  
90  
65  
13  
13  
1
MHz  
MHz  
VPP  
VDD_CORE > 2.5V  
VDD_CORE = 1.8V  
Input (FIN) Frequency  
10  
Input (FIN) Signal Amplitude Internally AC coupled (High Frequency)  
0.8  
VDDx = 3.3V  
Output Frequency  
VDDx = 2.5V  
1
MHz  
CLK2, CLK3, CLK4  
VDDx = 1.8V  
VDD1 = 3.3V  
Output Frequency CLK1  
Settling Time  
VDD1 = 2.5V  
0.0002  
MHz  
ms  
VDD1 = 1.8V  
At power-up (after VDD_CORE & VDD4 >90% VDD)  
2
2
5
PDBx Function, In operating mode (at least  
one other PDB=1); Ta=25ºC, 15pF Load.  
Add one clock period to this measurement for  
a usable clock output.  
100  
5
s  
Output Enable Time  
PDBx Function, from full power down (all  
PDB=0); Ta=25ºC, 15pF Load, FIN or crystal  
present and > 10MHz  
ms  
VDD Sensitivity  
Frequency vs. VDD ±10%  
-2  
2
ppm  
15pF Load, 10/90% VDD, High Drive, 3.3V  
15pF Load, 10/90% VDD, Std Drive, 3.3V  
15pF Load, 10/90% VDD, Low Drive, 3.3V  
15pF Load, 90/10% VDD, High Drive, 3.3V  
15pF Load, 90/10% VDD, Std Drive, 3.3V  
15pF Load, 90/10% VDD, Low Drive, 3.3V  
1.2  
2.0  
6.0  
1.2  
2.0  
6.0  
1.7  
3.0  
8.0  
1.7  
3.0  
8.0  
Output Rise Time  
ns  
ns  
Output Fall Time  
Duty Cycle for  
CLK2, CLK3 & CLK4  
PLL Enabled, @ VDD /2, Entire Frequency  
Range, High Drive  
45  
45  
40  
50  
50  
50  
55  
55  
60  
%
%
PLL Enabled, VDD /2, CLK1 < 1MHz  
Duty Cycle for CLK1  
PLL Enabled, VDD /2, 1MHz < CLK1 < 13MHz  
(See Output Frequency CLK1)  
Period Jitter, Pk-to-Pk*  
(10,000 samples)  
Configuration Dependent, Outputs > 10MHz  
300  
ps  
*: Jitter performance depends on programming paramet ers  
Micrel Inc. • 2180 Fortune Drive • San Jose, CA 95131 • USA • tel +1(408) 944 -0800 • fax +1(408) 474-1000 • www.micrel.com Rev 8/11/10 Page 6  
1...3456789

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