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PDM34078S12QATR

更新时间： 2023-02-26 14:15:48
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IXYS 静态存储器
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描述
SRAM

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PDM34078  
Synchronous Truth Table (See Notes 1 through 3)  
CE CE2 CE2 ADSP ADSC ADV BWx CLK  
Address  
Operation  
H
L
X
X
H
X
H
L
X
L
X
L
L
X
X
L
X
X
X
X
X
X
X
L
X
X
X
X
X
X
X
H
H
H
H
L
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
N/A  
N/A  
Deselected  
1
2
Deselected  
L
X
L
L
N/A  
Deselected  
L
H
H
L
N/A  
Deselected  
L
X
H
H
X
X
X
X
H
X
X
X
X
L
N/A  
Deselected  
L
X
L
External  
External  
Next  
Read Cycle, Begin Burst  
Read Cycle, Begin Burst  
Read Cycle, Continue Burst  
Read Cycle, Continue Burst  
Read Cycle, Suspend Burst  
Read Cycle, Suspend Burst  
Write Cycle, Begin Burst  
Write Cycle, Continue Burst  
Write Cycle, Continue Burst  
Write Cycle, Suspend Burst  
Write Cycle, Suspend Burst  
L
L
H
H
X
H
X
H
H
X
H
H
3
X
H
X
H
L
X
X
X
X
L
H
H
H
H
L
L
Next  
H
H
X
L
Current  
Current  
External  
Next  
4
X
H
X
H
X
X
X
X
H
H
H
H
L
L
L
Next  
5
H
H
L
Current  
Current  
L
NOTES:  
1. X = Don’t Care, H = logic High, L = logic Low, BWx = any one or more byte write enable signals (BW1, BW2, BW3, BW4)  
and BWE are low, or GW is low.  
2. BW1 enables BWx to Byte 1 (DQ1-DQ8). BW2 enables BWx to Byte 2 (DQ9-DQ16).  
BW3 enables BWx to Byte 3 (DQ17-DQ24), BW4 enables BWx to Byte 4 (DQ25-DQ32).  
3. ADV must always be high at the rising edge of the first clock after an ADSP cycle is initiated if a write cycle is desired (to  
ensure use of correct address).  
7
8
9
10  
11  
12  
Rev 1.0 - 5/01/98  
5
12345678...14

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