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PCS2P5T9050AF-28TR

更新时间： 2024-01-31 20:10:23

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PULSECORE		时钟驱动器逻辑集成电路光电二极管
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2.5V Single Data Rate1:5 Clock Buffer Terabuffer

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PCS2P5T9050AF-28TR 技术参数

生命周期：	Obsolete	包装说明：	0.173 INCH, ROHS COMPLIANT, TSSOP-28
Reach Compliance Code：	unknown	风险等级：	5.84
Is Samacsys：	N	系列：	5T
输入调节：	STANDARD	JESD-30 代码：	R-PDSO-G28
长度：	9.7 mm	逻辑集成电路类型：	LOW SKEW CLOCK DRIVER
功能数量：	1	反相输出次数：
端子数量：	28	实输出次数：	5
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
传播延迟（tpd）：	1.8 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.025 ns	座面最大高度：	1.2 mm
最大供电电压 (Vsup)：	2.7 V	最小供电电压 (Vsup)：	2.3 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	宽度：	4.4 mm
最小 fmax：	200 MHz	Base Number Matches：	1

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November 2006

rev 0.2

PCS2P5T9050A

2.5V Single Data Rate1:5 Clock Buffer Terabuffer

Features

The PCS2P5T9050A 2.5V single data rate (SDR) clock

buffer is a single-ended input to five single-ended outputs

buffer built on advanced metal CMOS technology. The

SDR clock buffer fan-out from a single input to five

single-ended outputs reduces the loading on the preceding

driver and provides an efficient clock distribution network.

Multiple power and grounds reduce noise.

•

Optimized for 2.5V LVTTL

Guaranteed Low Skew < 25pS (max)

Very low duty cycle distortion< 300pS (max)

High speed propagation delay < 1.8nS. (max)

Up to 200MHz operation

Very low CMOS power levels

Hot Insert able and over-voltage tolerant inputs

1:5 fan-out buffer

Applications:

2.5V Supply Voltage

Available in TSSOP Package

PCS2P5T9050A is targeted towards Clock and signal

distribution applications.

Functional Description

Block Diagram

OUTPUT

CONTROL

OUTPUT

CONTROL

OUTPUT

CONTROL

OUTPUT

CONTROL

OUTPUT

CONTROL

PulseCore Semiconductor Corporation

1715 S. Bascom Ave Suite 200, Campbell, CA 95008 • Tel: 408-879-9077 • Fax: 408-879-9018

www.pulsecoresemi.com

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