64GB (x80, ECC, DR) 288-Pin DDR5 RDIMM
Functional Block Diagram
Functional Block Diagram
Figure 2: Functional Block Diagram
QACS1_A_n
QACS0_A_n
QACS1_B_n
QACS0_B_n
Channel A
Channel B
Host Side
DQS0A_t
DQS0A_c
DQS5B_t
DQS5B_c
DRAM Side
QACS[1:0][B:A]_n:
QBCS[1:0][B:A]_n:
QACA[13:0][B:A]
QBCA[13:0][B:A]
DERROR_IN_[B:A]_n
DLBD_[B:A]
DCS[1:0]A_n
DCS[1:0]B_n
DCA_[6:0]A
R
E
G
I
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
DQ[3:0]A
Vss
DQ[7:4]B
Vss
ZQ
U11
ZQ
U45
ZQ
U19
ZQ
U39
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
DCA_[6:0]B
ALERT_n
DQS1A_t
DQS1A_c
DQS6B_t
DQS6B_c
LBDQ, RSP_A_n
LBDQS, RSP_B_n
S
DLBS_[B:A]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
DQ[11:8]A
Vss
DQ[15:12]B
Vss
PAR_A
PAR_B
T
E
R
&
P
S
ZQ
U13
ZQ
U44
ZQ
U20
ZQ
U38
HSCL
HSDA
DQS2A_t
DQS2A_c
DQS7B_t
DQS7B_c
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
Q[D:A]CK[A:B]_c
Q[D:A]CK[A:B]_t
DQ[19:16]A
Vss
DQ[23:20]B
Vss
CK_c
CK_t
ZQ
U14
ZQ
U43
ZQ
U21
ZQ
U37
C
DQS3A_t
DQS3A_c
DQS8B_t
DQS8B_c
RESET_n
QRST[B:A]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
ZQ
DQ[27:24]A
Vss
DQ[31:28]B
Vss
VSS
ZQ
U15
ZQ
U42
ZQ
U23
ZQ
U36
DQS4A_t
DQS4A_c
DQS4B_t
DQS4B_c
VIN_BULK
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
VIN_MGMT
PCAMP
LSCL
Output Rail A and B (VDD=1.1V)
CB[3:0]A
Vss
CB[3:0]B
Vss
Power Managment
Intigrated Circuit
(PMIC)
ZQ
U16
ZQ
U41
ZQ
U18
ZQ
U40
Output Rail C (VDDQ=1.1V)
Output Rail D (VPP=1.8V)
LSDA
1.0V LDO output
1.8V LDO output
QBCS1_A_n
QBCS0_A_n
QBCS1_B_n
QBCS0_B_n
AGND
Vss
PGND
Vss
Channel A
Channel B
DQS5A_t
DQS5A_c
DQS0B_t
DQS0B_c
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
DQ[7:4]A
Vss
DQ[3:0]B
Vss
U7
U27
ZQ
U1
ZQ
U35
ZQ
ZQ
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Vss
Local Bus
Host Bus
DQS6A_t
DQS6A_c
DQS1B_t
DQS1B_c
HSCL
HSDA
HSA(SPD_ID)
LSCL
LSDA
SPD5 Hub
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
DQ[15:12]A
Vss
DQ[11:8]B
Vss
U8
U26
ZQ
U2
ZQ
U34
ZQ
ZQ
V
DDSPD (1.8V)
VDDIO (1.0V)
DQS7A_t
DQS7A_c
DQS2B_t
DQS2B_c
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
DQ[23:20]A
Vss
DQ[19:16]B
Vss
U9
U25
ZQ
U3
ZQ
U33
ZQ
ZQ
DQS8A_t
DQS8A_c
DQS3B_t
DQS3B_c
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
DQ[31:28]A
Vss
DQ[27:24]B
Vss
U10
U24
ZQ
U4
ZQ
U32
ZQ
ZQ
DQS9A_t
DQS9A_c
DQS9B_t
DQS9B_c
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CS_n DQS_t DQS_c
DQ[3:0]
CB[7:4]A
Vss
CB[7:4]B
Vss
U28
U6
ZQ
U5
ZQ
U31
ZQ
ZQ
Notes: 1. The ZQ ball on each DDR5 component is connected to an external 240Ω ±1% resistor that is tied to ground. It is
used for the calibration of the component’s ODT and output driver.
2. Functional block diagram is for reference only.
CCM005-802248454-10
mtc40f2046s1rc_drx4_rdimm.pdf - Rev. D 08/2021
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