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Datasheet > 微控制器和处理器 > 并行 IO 端口> MAX7324ATG+T
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MAX7324ATG+T

更新时间： 2024-02-04 02:12:52
品牌 Logo 应用领域
美信 - MAXIM /
页数 文件大小 规格书
20页 262K
描述
Parallel I/O Port, 16 I/O, BICMOS, TQFN-24

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MAX7324ATG+T 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QFN
包装说明：HVQCCN, LCC24,.16SQ,20针数：24
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.62
JESD-30 代码：S-XQCC-N24JESD-609代码：e0
长度：4 mmI/O 线路数量：
端口数量：1端子数量：24
最高工作温度：125 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装等效代码：LCC24,.16SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：2/5 V认证状态：Not Qualified
座面最大高度：0.8 mm子类别：Parallel IO Port
最大供电电压：5.5 V最小供电电压：1.71 V
标称供电电压：3.3 V表面贴装：YES
技术：BICMOS温度等级：AUTOMOTIVE
端子面层：Tin/Lead (Sn/Pb)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4 mm
uPs/uCs/外围集成电路类型：PARALLEL IO PORT, GENERAL PURPOSEBase Number Matches：1

MAX7324ATG+T 数据手册

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2
I C Port Expander with Eight Push-Pull Outputs  
and Eight Inputs  
PORT AND INTERRUPT INT TIMING CHARACTERISTICS  
(V+ = +1.71V to +5.5V, T = -40°C to +125°C, unless otherwise noted. Typical values are at V+ = +3.3V, T = +25°C.) (Note 1)  
A
A
PARAMETER  
Port-Output Data Valid  
Port-Input Setup Time  
Port-Input Hold Time  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
µs  
t
C
C
C
C
C
≤ 100pF  
≤ 100pF  
≤ 100pF  
≤ 100pF  
≤ 100pF  
4
PPV  
PSU  
L
L
L
L
L
t
0
4
µs  
t
µs  
PH  
INT Input Data Valid Time  
t
4
4
µs  
IV  
IP  
INT Reset Delay Time from STOP  
t
µs  
INT Reset Delay Time from  
Acknowledge  
t
IR  
C
≤ 100pF  
4
µs  
L
TIMING CHARACTERISTICS  
(V+ = +1.71V to +5.5V, T = -40°C to +125°C, unless otherwise noted. Typical values are at V+ = +3.3V, T = +25°C.) (Note 1)  
A
A
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
Serial-Clock Frequency  
f
400  
kHz  
SCL  
Bus Free Time Between a STOP  
and a START Condition  
t
1.3  
0.6  
µs  
µs  
µs  
BUF  
Hold Time (Repeated) START  
Condition  
t
HD,STA  
Repeated START Condition  
Setup Time  
t
0.6  
0.6  
SU,STA  
STOP Condition Setup Time  
Data Hold Time  
t
µs  
µs  
ns  
µs  
µs  
SU,STO  
t
(Note 2)  
0.9  
HD,DAT  
Data Setup Time  
t
100  
1.3  
0.7  
SU,DAT  
SCL Clock Low Period  
SCL Clock High Period  
t
LOW  
t
HIGH  
Rise Time of Both SDA and SCL  
Signals, Receiving  
20 +  
0.1C  
t
(Notes 3, 4)  
(Notes 3, 4)  
300  
300  
250  
ns  
ns  
R
b
Fall Time of Both SDA and SCL  
Signals, Receiving  
20 +  
0.1C  
t
F
b
20 +  
Fall Time of SDA Transmitting  
t
(Notes 3, 4)  
(Note 5)  
ns  
ns  
pF  
ns  
µs  
F,TX  
0.1C  
b
Pulse Width of Spike Suppressed  
t
SP  
50  
Capacitive Load for Each Bus  
Line  
C
(Note 3)  
400  
b
RST Pulse Width  
t
W
500  
1
RST Rising to START Condition  
Setup Time  
t
RST  
Note 1: All parameters are tested at T = +25°C. Specifications over temperature are guaranteed by design.  
A
Note 2: A master device must provide a hold time of at least 300ns for the SDA signal (referred to V of the SCL signal) to bridge  
IL  
the undefined region of SCL’s falling edge.  
Note 3: Guaranteed by design.  
Note 4: C = total capacitance of one bus line in pF. t and t measured between 0.3 x V+ and 0.7 x V+. I ≤ 6mA.  
b
R
F
SINK  
Note 5: Input filters on the SDA and SCL inputs suppress noise spikes less than 50ns.  
_______________________________________________________________________________________  
3
1234567...20

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与MAX7324ATG+T相关器件

型号 品牌 获取价格 描述 数据表
MAX7324ATG-T MAXIM

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