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MAX7323AEE+T

更新时间： 2024-01-30 21:02:02
品牌 Logo 应用领域
美信 - MAXIM 光电二极管外围集成电路
页数 文件大小 规格书
15页 869K
描述
Parallel I/O Port, 8-Bit, 4 I/O, CMOS, PDSO16, 0.150 INCH, 0.025 INCH PITCH, ROHS COMPLIANT, MO-137, QSOP-16

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MAX7323AEE+T 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SSOP
包装说明：SSOP, SSOP16,.25针数：16
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01Factory Lead Time：6 weeks
风险等级：5.35JESD-30 代码：R-PDSO-G16
JESD-609代码：e3长度：4.89 mm
湿度敏感等级：1位数：8
I/O 线路数量：4端口数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP16,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：1.8/5 V
认证状态：Not Qualified座面最大高度：1.75 mm
子类别：Parallel IO Port最大供电电压：5.5 V
最小供电电压：1.71 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：3.9 mmuPs/uCs/外围集成电路类型：PARALLEL IO PORT, GENERAL PURPOSE
Base Number Matches：1

MAX7323AEE+T 数据手册

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MAX7323  
I2C Port Expander with 4 Push-Pull  
Outputs and 4 Open-Drain I/Os  
Port and Interrupt INT Timing Characteristics  
(V+ = +1.71V to +5.5V, T = -40°C to +125°C, unless otherwise noted. Typical values are at V+ = +3.3V, T = +25°C.) (Note 1)  
A
A
PARAMETER  
Port Output Data Valid  
Port Input Setup Time  
Port Input Hold Time  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
µs  
t
C ≤ 100pF  
4
PPV  
L
t
C ≤ 100pF  
0
4
µs  
PSU  
L
t
C ≤ 100pF  
µs  
PH  
L
INT Input Data Valid Time  
t
C ≤ 100pF  
4
4
µs  
IV  
IP  
L
INT Reset Delay Time from STOP  
t
C ≤ 100pF  
µs  
L
INT Reset Delay Time from  
Acknowledge  
t
C ≤ 100pF  
4
µs  
IR  
L
Timing Characteristics  
(V+ = +1.71V to +5.5V, T = -40°C to +125°C, unless otherwise noted. Typical values are at V+ = +3.3V, T = +25°C.) (Note 1)  
A
A
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
Serial-Clock Frequency  
f
400  
kHz  
SCL  
Bus Free Time Between a STOP  
and a START Condition  
t
1.3  
0.6  
µs  
µs  
µs  
BUF  
Hold Time (Repeated) START  
Condition  
t
HD, STA  
Repeated START Condition  
Setup Time  
t
0.6  
0.6  
SU, STA  
STOP Condition Setup Time  
Data Hold Time  
t
t
µs  
µs  
ns  
µs  
µs  
SU, STO  
(Note 2)  
0.9  
HD, DAT  
Data Setup Time  
t
100  
1.3  
0.7  
SU, DAT  
SCL Clock Low Period  
SCL Clock High Period  
t
LOW  
t
HIGH  
Rise Time of Both SDA and SCL  
Signals, Receiving  
20 +  
0.1C  
t
(Notes 3, 4)  
(Notes 3, 4)  
300  
300  
250  
ns  
ns  
R
b
Fall Time of Both SDA and SCL  
Signals, Receiving  
20 +  
0.1C  
t
F
b
20 +  
Fall Time of SDA, Transmitting  
t
(Notes 3, 4)  
(Note 5)  
ns  
ns  
pF  
ns  
µs  
F,TX  
0.1C  
50  
b
Pulse Width of Spike Suppressed  
t
SP  
Capacitive Load for Each Bus  
Line  
C
(Note 3)  
400  
b
RST Pulse Width  
t
500  
1
W
RST Rising to START Condition  
Setup Time  
t
RST  
Note 1: All parameters tested at T = +25°C. Specifications over temperature are guaranteed by design.  
A
Note 2: A master device must provide a hold time of at least 300ns for the SDA signal (referred to V of the SCL signal) in order to  
IL  
bridge the undefined region of SCL’s falling edge.  
Note 3: Guaranteed by design.  
Note 4: C = total capacitance of one bus line in pF. t and t measured between 0.3 x V+ and 0.7 x V+ with I ≤ 6mA.  
b
R
F
SINK  
Note 5: Input filters on the SDA and SCL inputs suppress noise spikes less than 50ns.  
Maxim Integrated  
│ 3  
www.maximintegrated.com  
1234567...15

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型号 品牌 描述 获取价格 数据表
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