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M368L6423ETN-CLB3

更新时间： 2022-11-26 12:35:24

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三星 - SAMSUNG		动态存储器双倍数据速率
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22页	378K
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DDR SDRAM Unbuffered Module

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256MB, 512MB Unbuffered DIMM

DDR SDRAM

512MB, 64M x 64 Non ECC Module (M368L6423ETN) (Populated as 2 bank of x8 DDR SDRAM Module)

Functional Block Diagram

CS1

CS0

DQS0

DM0

DQS4

DM4

DM/

CS DQS

DM/

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

DM/

CS DQS

DM/

CS DQS

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

D12

DQS1

DM1

DQS5

DM5

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DQ8

DQ9

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

D13

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQS2

DM2

DQS6

DM6

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

D10

D14

DQS3

DM3

DQS7

DM7

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DM/

CS DQS

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

D11

D15

D3/D0/D5

SPD

DDSPD

D11/D8/D13

Serial PD

D0 - D15

DD DDQ

R=120Ω

SCL

Cap/D1/D6

CK0/1/2

SDA

D0 - D15

VREF

Card

Edge

Cap/D9/D14

SA0 SA1 SA2

D4/D2/D7

D12/D10/D15

BA0 - BA1

A0 - A12

RAS

BA0-BA1 : DDR SDRAMs D0 - D15

A0-A12: DDR SDRAMs D0 - D15

RAS : DDR SDRAMs D0 - D15

Notes :

* Clock Wiring

DDR SDRAMs

1. DQ-to-I/O wiring is shown as recommended

but may be changed.

2. DQ/DQS/DM/CKE/CS relationships must be

maintained as shown.

Clock

Input

CAS

CKE 0/1

CAS : DDR SDRAMs D0 - D15

CKE : DDR SDRAMs D0 - D15

WE : DDR SDRAMs D0 - D15

3. DQ, DQS, DM/DQS resistors: 22 Ohms + 5%.

4. BAx, Ax, RAS, CAS, WE resistors: 3 Ohms +

*CK0/CK0 4 DDR SDRAMs

*CK1/CK1 6 DDR SDRAMs

*CK2/CK2 6 DDR SDRAMs

*Clock Net Wiring

Rev. 1.1 August. 2003

1...4 5 678 9 10...22

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型号	品牌	描述	获取价格	数据表
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