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M368L3223DTL-LB0

更新时间： 2024-02-12 23:11:11
品牌 Logo 应用领域
三星 - SAMSUNG 时钟动态存储器双倍数据速率内存集成电路
页数 文件大小 规格书
12页 82K
描述
DDR DRAM Module, 32MX64, 0.75ns, CMOS, DIMM-184

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M368L3223DTL-LB0 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIMM包装说明：DIMM, DIMM184
针数：184Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.36
风险等级：5.91访问模式：FOUR BANK PAGE BURST
最长访问时间：0.75 ns其他特性：AUTO/SELF REFRESH
最大时钟频率 (fCLK)：133 MHzI/O 类型：COMMON
JESD-30 代码：R-XDMA-N184内存密度：2147483648 bit
内存集成电路类型：DDR DRAM MODULE内存宽度：64
湿度敏感等级：1功能数量：1
端口数量：1端子数量：184
字数：33554432 words字数代码：32000000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：32MX64
输出特性：3-STATE封装主体材料：UNSPECIFIED
封装代码：DIMM封装等效代码：DIMM184
封装形状：RECTANGULAR封装形式：MICROELECTRONIC ASSEMBLY
峰值回流温度（摄氏度）：225电源：2.5 V
认证状态：Not Qualified刷新周期：8192
自我刷新：YES子类别：DRAMs
最大压摆率：2.24 mA最大供电电压 (Vsup)：2.7 V
最小供电电压 (Vsup)：2.3 V标称供电电压 (Vsup)：2.5 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子形式：NO LEAD
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED

M368L3223DTL-LB0 数据手册

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M368L3223DTL  
184pin Unbuffered DDR SDRAM MODULE  
M368L3223DTL DDR SDRAM 184pin DIMM  
32Mx64 DDR SDRAM 184pin DIMM based on 32Mx8  
GENERAL DESCRIPTION  
FEATURE  
• Performance range  
The Samsung M368L3223DTL is 32M bit x 64 Double Data  
Rate SDRAM high density memory modules. The Samsung  
M368L3223DTL consists of eight CMOS 32M x 8 bit with  
4banks Double Data Rate SDRAMs in 66pin TSOP-II(400mil)  
packages mounted on a 184pin glass-epoxy substrate. Four  
0.1uF decoupling capacitors are mounted on the printed circuit  
board in parallel for each DDR SDRAM. The M368L3223DTL  
is Dual In-line Memory Modules and inten-ded for mounting  
into 184pin edge connector sockets.  
Part No.  
Max Freq.  
Interface  
M368L3223DTL-C(L)B3 167MHz(6.0ns@CL=2.5)  
M368L3223DTL-C(L)A2 133MHz(7.5ns@CL=2)  
M368L3223DTL-C(L)B0 133MHz(7.5ns@CL=2.5)  
SSTL_2  
• Power supply : Vdd: 2.5V ± 0.2V, Vddq: 2.5V ± 0.2V  
• Double-data-rate architecture; two data transfers per clock cycle  
• Bidirectional data strobe(DQS)  
• Differential clock inputs(CK and CK)  
Synchronous design allows precise cycle control with the use  
of system clock. Data I/O transactions are possible on both  
edges of DQS. Range of operating frequencies, programmable  
latencies and burst lengths allow the same device to be useful  
for a variety of high bandwidth, high performance memory sys-  
tem applications.  
• DLL aligns DQ and DQS transition with CK transition  
• Programmable Read latency 2, 2.5 (clock)  
• Programmable Burst length (2, 4, 8)  
• Programmable Burst type (sequential & interleave)  
• Edge aligned data output, center aligned data input  
• Auto & Self refresh, 7.8us refresh interval(8K/64ms refresh)  
• Serial presence detect with EEPROM  
• PCB : Height 1250 mil, double sided component  
PIN CONFIGURATIONS (Front side/back side)  
PIN DESCRIPTION  
Pin Front Pin Front Pin Front Pin Back Pin  
Back Pin  
Back  
Pin Name  
A0 ~ A12  
Function  
1
2
3
4
5
6
7
8
9
10  
11  
12  
13  
VREF  
DQ0  
VSS  
32  
33 DQ24 63  
34 VSS 64  
35 DQ25 65  
A5  
62  
VDDQ  
/WE  
DQ41  
/CAS  
VSS  
DQS5  
DQ42  
DQ43  
VDD  
*/CS2  
DQ48  
DQ49  
VSS  
/CK2  
CK2  
VDDQ 108  
DQS6 109  
DQ50  
DQ51  
VSS  
93  
94  
95  
96  
97  
98  
99  
100  
101  
102  
103  
VSS  
DQ4  
DQ5  
124  
125  
126  
VSS  
A6  
DQ28  
DQ29  
VDDQ  
DM3  
A3  
DQ30  
VSS  
DQ31  
*CB4  
*CB5  
VDDQ  
CK0  
/CK0  
VSS  
*DM8  
A10  
154  
155  
156  
157  
158  
159  
160  
161  
162  
163  
164  
165  
166  
167  
168  
169  
170  
171  
172  
173  
174  
175  
176  
177  
178  
179  
180  
181  
182  
183  
/RAS  
DQ45  
VDDQ  
/CS0  
*/CS1  
DM5  
Address input (Multiplexed)  
Bank Select Address  
BA0 ~ BA1  
DQ0 ~ DQ63  
DQS0 ~ DQS7  
Data input/output  
DQ1  
VDDQ 127  
Data Strobe input/output  
DQS0 36 DQS3 66  
DM0  
DQ6  
DQ7  
VSS  
NC  
128  
129  
130  
131  
132  
133  
134  
DQ2  
VDD  
DQ3  
NC  
37  
38  
A4  
VDD  
67  
68  
CK0,CK0 ~ CK2, CK2 Clock input  
VSS  
CKE0  
CS0  
Clock enable input  
39 DQ26 69  
40 DQ27 70  
DQ46  
DQ47  
*/CS3  
VDDQ  
DQ52  
DQ53  
*A13  
VDD  
Chip select input  
RAS  
Row address strobe  
Column address strobe  
Write enable  
NC  
41  
42  
43  
44  
A2  
VSS  
A1  
*CB0  
*CB1  
VDD  
71  
72  
73  
74  
75  
76  
NC  
NC  
VSS  
DQ8  
DQ9  
CAS  
104 VDDQ 135  
WE  
105  
106  
107  
DQ12  
DQ13  
DM1  
VDD  
DQ14  
DQ15  
136  
137  
138  
139  
140  
141  
DM0 ~ DM7  
VDD  
Data - in mask  
14 DQS1 45  
15 VDDQ 46  
16  
17  
18  
19 DQ10  
20 DQ11  
21 CKE0  
22 VDDQ  
23 DQ16  
24 DQ17  
Power supply (2.5V)  
Power Supply for DQS(2.5V)  
Ground  
CK1  
/CK1  
VSS  
47 *DQS8 77  
DM6  
VDDQ  
VSS  
48  
49  
50  
51  
52  
A0  
78  
79  
80  
81  
82  
83  
DQ54  
DQ55  
VDDQ  
NC  
DQ60  
DQ61  
VSS  
*CB2  
VSS  
*CB3  
BA1  
110  
VREF  
VDDSPD  
Power supply for reference  
111 *CKE1 142  
112 VDDQ 143  
*CB6  
VDDQ  
*CB7  
Serial EEPROM Power  
Supply (2.3V to 3.6V)  
VDDID 113  
*BA2  
DQ20  
A12  
VSS  
DQ21  
A11  
144  
DQ56  
DQ57  
VDD  
114  
115  
116  
KEY  
KEY  
SDA  
Serial data I/O  
53 DQ32 84  
54 VDDQ 85  
145  
146  
147  
148  
149  
150  
151  
152  
153  
VSS  
DQ36  
DQ37  
VDD  
SCL  
Serial clock  
DM7  
25 DQS2 55 DQ33 86  
DQS7 117  
DQ62  
DQ63  
VDDQ  
SA0  
SA1  
SA2  
SA0 ~ 2  
VDDID  
NC  
Address in EEPROM  
VDD identification flag  
No connection  
26  
27  
VSS  
A9  
56 DQS4 87  
57 DQ34 88  
DQ58  
DQ59  
VSS  
NC  
SDA  
SCL  
118  
119  
120  
121  
122  
123  
DM2  
VDD  
DQ22  
A8  
DM4  
28 DQ18  
29 A7  
30 VDDQ 60 DQ35 91  
31 DQ19 61 DQ40 92  
58  
59  
VSS  
BA0  
89  
90  
DQ38  
DQ39  
VSS  
*
These pins are not used in this module.  
DQ23  
DQ44  
184 VDDSPD  
SAMSUNG ELECTRONICS CO., Ltd. reserves the right to change products and specifications without notice.  
Rev. 0.2 May. 2002  
1234567...12

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