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IDT72801L10PF8

更新时间： 2024-02-01 17:07:01
品牌 Logo 应用领域
艾迪悌 - IDT 时钟先进先出芯片内存集成电路
页数 文件大小 规格书
16页 154K
描述
FIFO, 256X9, 6.5ns, Synchronous, CMOS, PQFP64, TQFP-64

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IDT72801L10PF8 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QFP
包装说明：TQFP-64针数：64
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.2
最长访问时间：6.5 ns最大时钟频率 (fCLK)：100 MHz
周期时间：10 nsJESD-30 代码：S-PQFP-G64
JESD-609代码：e0长度：14 mm
内存密度：2304 bit内存集成电路类型：OTHER FIFO
内存宽度：9湿度敏感等级：3
功能数量：2端子数量：64
字数：256 words字数代码：256
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：256X9
可输出：YES封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装等效代码：QFP64,.6SQ,32
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：240
电源：5 V认证状态：Not Qualified
座面最大高度：1.6 mm最大待机电流：0.01 A
子类别：FIFOs最大压摆率：0.06 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn85Pb15)端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：20宽度：14 mm
Base Number Matches：1

IDT72801L10PF8 数据手册

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Commercial And Industrial Temperature Range  
IDT72801/728211/72821/72831/72841/72851  
A read and write should not be performed simultaneously to the offset  
registers.  
LDA WENA1  
LDB WENB1  
WCLKA  
WCLKB  
OPERATION ON FIFO A  
OPERATION ON FIFO B  
0
0
Empty Offset (LSB)  
OUTPUTS:  
Empty Offset (MSB)  
FullOffset(LSB)  
Full Offset (MSB)  
Full Flag (FFA, FFB) — FFA (FFB) will go LOW, inhibiting further write  
operations,when ArrayA(B)isfull. Ifnoreadsareperformedafterreset,FFA  
(FFB)willgoLOWafter256writes tothe IDT72801's FIFOA(B);512writes  
totheIDT72811'sFIFOA(B);1,024writestotheIDT72821'sFIFOA(B);2,048  
writes tothe IDT72831's FIFOA(B);4,096writes tothe IDT72841's FIFOA  
(B); or 8,192 writes to the IDT72851's FIFO A (B).  
0
1
1
0
1
NoOperation  
WriteIntoFIFO  
NoOperation  
FFA(FFB)issynchronizedwithrespecttotheLOW-to-HIGHtransitionofthe  
WriteClockWCLKA(WCLKB).  
1
EmptyFlag(EFA,EFB)—EFA(EFB)willgoLOW,inhibitingfurtherread  
operations,whenthereadpointerisequaltothewritepointer,indicatingthat  
Array A (B) is empty.  
EFA(EFB)is synchronizedwithrespecttotheLOW-to-HIGHtransitionof  
the Read Clock RCLKA (RCLKB).  
NOTE:  
1. For the purposes of this table, WENA1 and WENB1 = VIH.  
2. The same selection sequence applies to reading from the registers. RENA1 and  
RENA2 (RENB1 and RENB2) are enabled and read is performed on the LOW-to-  
HIGH transition of RCLKA (RCLKB).  
Figure 2. Writing to Offset Registers for FIFOs A and B  
72821 - DUAL 1,024 x 9  
72801 - DUAL 256 x 9  
72811 - DUAL 512 x 9  
8
8
8
8
7
7
0
0
0
0
8
8
8
8
0
0
0
0
8
8
8
8
0
0
0
0
7
7
7
7
Empty Offset (LSB)  
Default Value 007H  
Empty Offset (LSB)  
Default Value 007H  
Empty Offset (LSB) Reg.  
Default Value 007H  
1
1
(MSB)  
(MSB)  
0
0
Full Offset (LSB)  
Full Offset (LSB) Reg.  
Default Value 007H  
Full Offset (LSB) Reg.  
Default Value 007H  
Default Value 007H  
1
1
(MSB)  
0
(MSB)  
0
72831 - DUAL 2,048 x 9  
72841 - DUAL 4,096 x 9  
72851 - DUAL 8,192 x 9  
8
8
8
8
7
0
0
0
0
8
8
8
8
0
0
0
0
8
8
8
8
0
0
0
0
7
7
7
7
Empty Offset (LSB)  
Default Value 007H  
Empty Offset (LSB)  
Default Value 007H  
Empty Offset (LSB) Reg.  
Default Value 007H  
3
4
2
(MSB)  
(MSB)  
(MSB)  
0
0
0
7
Full Offset (LSB)  
Full Offset (LSB)  
Full Offset (LSB) Reg.  
Default Value 007H  
Default Value 007H  
Default Value 007H  
3
4
2
(MSB)  
(MSB)  
(MSB)  
0
0
0
3034 drw 04  
Figure 3. Offset Register Formats and Default Values for the A and B FIFOs  
7
1...45678910...16

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